Chapter 10

스케일링과 단채널 효과

1971년 인텔 4004의 트랜지스터는 채널 길이가 10 µm였다. 반세기 뒤 스마트폰 칩의 게이트 길이는 10~20 nm, 1000분의 1이다. 트랜지스터를 줄이면 더 빠르고 더 싸고 전력도 덜 쓴다는 약속이 40년 가까이 지켜졌지만, 그 길은 결코 공짜가 아니었다. 채널이 짧아지자 드레인이 게이트의 권한을 빼앗기 시작했고, 전원 전압은 볼츠만 분포가 정한 60 mV/dec의 벽에 막혔으며, 산화막은 원자 몇 층 두께가 되어 전자가 뚫고 지나갔다. 이 장은 그 문제들을 하나씩 물리로 이해하고, 업계가 찾아낸 답인 FinFET과 GAA 나노시트가 왜 효과가 있는지를 자연 길이라는 한 가지 개념으로 묶는다.

정전계·정전압 스케일링에서 치수·전압·지연·전력 밀도가 어떻게 변하는지 계산하고, 데너드 스케일링이 끝난 이유를 설명한다.
전하 공유와 DIBL로 V_th 롤오프를 이해하고, 자연 길이 λ와 L/λ 설계 기준을 적용한다.
속도 포화와 탄도 수송이 짧은 채널의 구동 전류를 어떻게 제한하는지 안다.
문턱 이하·게이트 터널링·GIDL·접합 누설을 구분하고, 60 mV/dec 한계를 넘으려는 TFET·NCFET의 원리를 비교한다.
FinFET과 GAA 나노시트의 유효 폭과 정전기 제어를 3D 모델로 이해한다.

무어의 법칙과 데너드 스케일링

1965년 고든 무어는 칩 하나에 집적되는 소자 수가 해마다(1975년 수정 이후 약 2년마다) 두 배가 된다고 관찰했다. 이 무어의 법칙(Moore's law)은 물리 법칙이 아니라 산업의 목표이자 경제 법칙이었다. 그 목표를 물리적으로 정당화한 것은 1974년 로버트 데너드의 논문이다. 모든 치수와 전압을 같은 비율 $1/\kappa$로 줄이고 도핑을 $\kappa$배 높이면, 소자 안의 전계 분포가 그대로 유지되어 트랜지스터가 그저 '축소 복사본'처럼 동작한다는 것이다.

그림 10-1. 마이크로프로세서(또는 대형 로직 칩)의 트랜지스터 수 추이(로그 축, 대표 칩의 대략값). 50년 동안 약 2년에 2배 속도가 거의 유지되었다. 2020년대 최대 칩은 수백억~2천억 개 수준이며, 칩렛·다이 적층의 기여가 커지고 있다.

SIMULATOR

스케일링 계수 κ로 축소해 보기

스케일링 계수 κ

규칙

게이트 지연 τ—

같은 면적의 트랜지스터 수—

전력 밀도—

해볼 것: ① 정전계에서 κ = 2이면 지연 1/2, 집적도 4배인데 전력 밀도는 그대로다. 꿈의 시나리오. ② 정전압으로 바꾸면 지연은 1/κ²로 더 빨라지지만 전계 κ배(산화막·접합 신뢰성 위험), 전력 밀도 κ³배다. κ = 2만 되어도 칩이 8배 뜨거워진다. ③ 실제 역사는 둘 사이였다. 2005년 무렵까지는 전압을 천천히 낮췄지만 그 뒤 전압이 0.7~1 V 근처에 멈추면서 전력 밀도가 문제가 되었다.

물리량	관계	정전계 (데너드)	정전압
치수 $L, W, t_{ox}, x_j$	—	1/κ	1/κ
전압 $V_{DD}, V_{th}$	—	1/κ	1
기판 도핑 $N_A$	공핍폭 $\propto\sqrt{V/N}$을 1/κ로	κ	κ²
전계 $\mathcal{E}$	$V/L$	1	κ
전류 $I$	$\mu C_{ox}(W/L)V^2$	1/κ	κ
커패시턴스 $C$	$\varepsilon WL/t_{ox}$	1/κ	1/κ
지연 $\tau$	$CV/I$	1/κ	1/κ²
소자당 전력 $P$	$VI$	1/κ²	κ
집적도	$1/(WL)$	κ²	κ²
전력 밀도	$P\times$집적도	1	κ³

데너드 스케일링은 왜 끝났나

정전계 스케일링의 전제는 $V_{th}$도 1/κ로 낮추는 것이다. 그러나 문턱 이하 기울기는 $n(kT/q)\ln10$이라 소자를 줄여도 줄지 않는다. $V_{th}$를 0.1 V 낮출 때마다 꺼진 상태의 누설 전류는 10배 이상 는다. 그래서 2000년대 중반 $V_{th}$는 0.3 V 근처, $V_{DD}$는 1 V 근처에서 멈췄고, 집적도는 계속 늘었으므로 전력 밀도가 올라갔다. 클록 주파수가 3~4 GHz에서 멈추고 멀티코어로 방향을 튼 것이 이때다. 남은 칩 면적을 다 켤 수 없는 '다크 실리콘' 문제도 같은 뿌리다.

단채널 효과: 드레인이 게이트를 침범하다

긴 채널에서는 게이트 혼자 채널의 전위를 정한다(9장의 점진 채널 근사). 채널이 짧아지면 소스·드레인 접합의 공핍 영역이 채널 길이의 상당 부분을 차지한다. 채널 아래 공핍 전하 중 일부는 게이트가 아니라 소스·드레인 접합이 '대신 책임'지므로, 게이트가 반전을 위해 감당할 전하가 줄어 $V_{th}$가 내려간다. 이것이 전하 공유(Charge sharing)이고, L에 따라 $V_{th}$가 떨어지는 현상을 V_th 롤오프(V_th roll-off)라 한다.

그림 10-2. 요(Yau)의 전하 공유 모델. 채널 아래 공핍 전하 중 양 끝의 삼각형(주황)은 소스·드레인 접합이 끝맺는다. 채널이 짧을수록 그 비중이 커져 게이트가 책임질 전하가 줄고 $V_{th}$가 낮아진다.

$$\Delta V_{th} \approx -\frac{qN_A W_{dep}\,x_j}{C_{ox}\,L}\left[\sqrt{1+\frac{2W_{dep}}{x_j}}-1\right]$$

$x_j$는 접합 깊이. 롤오프를 줄이려면 $x_j$, $W_{dep}$, $t_{ox}$를 모두 줄여야 한다. 짧은 채널의 $V_{th}$는 L이 조금만 흔들려도 크게 흔들리므로 공정 산포에도 민감하다.

여기에 드레인 전압이 더해지면 문제가 커진다. 드레인 전압이 소스 앞 장벽까지 영향을 미쳐 장벽을 끌어내리는 것이 DIBL(Drain-Induced Barrier Lowering)이다. 9장의 긴 채널에서는 $V_{DS}$를 바꿔도 장벽이 꿈쩍하지 않았다. 짧은 채널에서는 $V_{DS}$가 커질수록 $V_{th}$가 내려가고, 꺼진 상태의 누설이 지수적으로 는다. DIBL은 보통 mV/V로 나타낸다.

$$\text{DIBL} = -\frac{V_{th}(V_{DS,high}) - V_{th}(V_{DS,low})}{V_{DS,high}-V_{DS,low}}\quad[\text{mV/V}]$$

좋은 로직 소자는 대략 DIBL < 100 mV/V(최신 GAA는 약 30~50 mV/V 수준이 보고된다).

2차원 포아송 방정식을 근사하면 채널 표면 전위는 소스와 드레인 경계에서 시작해 특성 길이 $\lambda$로 지수적으로 감쇠하는 꼴이 된다. 긴 채널의 장벽 높이를 $\Phi_0$, 소스 쪽 전도대를 0, 드레인 쪽을 $-qV_{DS}$라 하면

$$E_c(x) = \Phi_0 - \Phi_0\,\frac{\sinh[(L-x)/\lambda]}{\sinh(L/\lambda)} - (\Phi_0 + qV_{DS})\,\frac{\sinh(x/\lambda)}{\sinh(L/\lambda)}$$

$L \gg \lambda$이면 장벽 꼭대기는 $\Phi_0$로 돌아오고, 장벽 저하는 대략 $\Delta\Phi \approx (2\Phi_0+qV_{DS})\,e^{-L/2\lambda}$이다. 즉 단채널 효과는 $L/\lambda$라는 한 숫자로 정해진다.

SIMULATOR

장벽 저하와 V_th 롤오프: 드레인을 끌어내려 보자

채널 길이 L 자연 길이 λ 드레인 전압 V_DS

E_c (현재 V_DS)V_DS = 50 mV전자

L / λ—

장벽 저하 ΔΦ (현재 V_DS)—

DIBL—

누설 증가 e^ΔΦ/kT—

해볼 것: ① 그래프 오른쪽 드레인 영역(주황 손잡이)을 위아래로 끌어 V_DS를 바꾼다. L = 30 nm, λ = 8 nm에서는 장벽 꼭대기가 함께 내려가고 넘어가는 전자가 늘어난다. ② L을 80 nm로 늘리면 드레인을 아무리 끌어내려도 장벽이 거의 움직이지 않는다. ③ 아래 그래프는 롤오프 곡선이다. L/λ가 5~6보다 작아지면 급격히 무너진다. 같은 L에서 λ를 줄이는 것, 그것이 FinFET·GAA의 목표다. (Φ₀ = 0.55 eV의 꺼진 상태, ΔV_th ≈ −ΔΦ/q로 근사, 전자 에너지는 열에너지를 2.5배 과장)

자연 길이와 게이트 구조

$\lambda$는 게이트가 채널 전위를 얼마나 단단히 붙잡는지를 나타내는 길이다. 얇은 실리콘 몸체(두께 $t_{si}$)를 생각하면, 산화막을 사이에 둔 게이트가 몸체의 전위를 고정하려 하고 소스·드레인의 전위는 몸체를 따라 스며든다. 1차원으로 근사하면

$$\lambda = \sqrt{\frac{\varepsilon_{si}}{N\,\varepsilon_{ox}}\,t_{si}\,t_{ox}}\qquad(N = 1\ \text{단일 게이트},\ 2\ \text{이중},\ 3\ \text{트라이게이트},\ \approx4\ \text{GAA})$$

$N$은 '등가 게이트 수'(콜린지). 평면 벌크 소자에서는 $t_{si}$ 자리에 공핍 깊이가 들어간다. high-k 절연막이면 $t_{ox}$ 대신 EOT를 쓴다(물리 두께가 커서 프린징이 생기므로 근사). 설계 기준은 $L/\lambda \gtrsim 5\sim6$.

그림 10-3. 채널 방향에 수직인 단면으로 본 게이트 구조. 실리콘 몸체를 얇게 하고 게이트로 여러 면을 감쌀수록 자연 길이가 짧아진다.

CHALLENGE

게이트 길이 12 nm에서 L/λ ≥ 6 만들기

구조

몸체 두께 t_si EOT

자연 길이 λ—

L / λ (목표 ≥ 6)—

DIBL (모델)—

평면 구조에서 t_si는 공핍 깊이로 읽는다. 제약: 몸체가 5 nm보다 얇으면 양자 구속으로 V_th가 흔들리고 이동도가 떨어지며, 두께 1 nm 산포에도 특성이 크게 변한다. EOT가 0.9 nm보다 얇으면 게이트 터널링 누설과 계면층 한계에 걸린다. 이 둘을 지키면서 목표를 달성하라. 어떤 구조가 가능한가? (λ는 1차원 근사, DIBL은 위 sinh 모델에서 V_DS 0.05 → 0.7 V)

λ 공식이 말해 주는 설계 전략

λ를 줄이는 손잡이는 셋이다. (1) 게이트 수 N을 늘린다(평면 → FinFET → GAA). (2) 몸체를 얇게 한다(벌크의 깊은 공핍 → SOI·핀·나노시트의 수 nm 몸체). (3) EOT를 줄인다(SiO₂ → high-k). 평면 벌크 소자는 (2)를 위해 기판 도핑을 극단적으로 높여야 했고, 이는 이동도·접합 누설·랜덤 도펀트 산포를 악화시켰다. FinFET과 나노시트는 도핑 없이도 기하학으로 λ를 줄인 해법이다.

속도 포화와 탄도 수송

9장의 제곱 법칙은 전자 속도가 전계에 비례한다고($v=\mu\mathcal{E}$) 가정한다. 그러나 3장에서 보았듯 실리콘 전자는 전계가 약 $10^4$ V/cm를 넘으면 광학 포논을 내놓으며 $v_{sat}\approx 10^7$ cm/s에 묶인다. 채널 길이 50 nm에 1 V를 걸면 평균 전계가 $2\times10^5$ V/cm다. 이때 포화 전류는 L과 거의 무관해진다.

$$I_{D,sat} \approx W\,C_{ox}\,(V_{GS}-V_{th})\,v_{sat}\qquad(\text{완전 속도 포화 한계})$$

전류가 $(V_{GS}-V_{th})^2$이 아니라 $(V_{GS}-V_{th})^1$에 비례하고 $L$이 사라진다. 짧은 채널에서 L을 줄여도 전류가 덜 느는 이유다.

채널이 더 짧아져 전자의 평균 자유 행로(mean free path, 실온 반전층에서 약 5~15 nm)와 비슷해지면, 전자는 산란을 거의 겪지 않고 소스에서 드레인으로 날아간다. 이것이 탄도 수송(Ballistic transport)이다. 이때 전류는 소스 앞 장벽 꼭대기에서 전자가 주입되는 속도 $v_{inj}$(대략 열속도, 약 $1\sim1.5\times10^7$ cm/s)가 정한다. 룬드스트롬의 모델은 장벽 근처에서 되튕겨 나오는 비율 $r$로 이를 표현한다: $I_D = W C_{ox}(V_{GS}-V_{th})\,v_{inj}\,\frac{1-r}{1+r}$.

ANIMATION

몇 번 부딪히고 건너갈까: 탄도와 확산 사이

채널 길이 L 평균 자유 행로 ℓ

투과 확률 (몬테카를로)—

이론 T = ℓ/(ℓ+L)—

I_D,sat (속도 포화 모델)—

탄도 한계 대비—

위: 채널(소스 → 드레인)에 주입된 전자가 무작위로 산란되는 모습. 노란 점이 산란 사건이다. 아래: 채널 길이에 따른 포화 전류(V_GS = V_DS = 1 V, V_th = 0.3 V, EOT 1.2 nm, μ = 250 cm²/Vs). 해볼 것: ① L = 1 µm 근처에서는 전자가 수십~수백 번 산란되고 대부분 소스로 되돌아간다. 전류는 1/L을 따른다. ② 100 nm 아래에서는 속도 포화로 곡선이 눕는다. ③ L이 ℓ과 비슷해지면 절반 이상이 한 번도 부딪히지 않고 건너간다. 그래도 전류는 탄도 한계 W C_ox(V_GS−V_th)v_inj를 넘을 수 없다. (애니메이션은 전계가 없는 저 V_DS 상황의 2차원 랜덤 워크, 투과 확률은 근사식과 비교)

누설 전류 동물원

꺼진 트랜지스터도 전류가 흐른다. 칩에 수십억 개가 있으니 개당 1 nA만 새도 수 W다. 누설에는 여러 경로가 있고, 세대마다 주범이 바뀌었다.

문턱 이하 누설: $V_{GS}=0$에서 장벽을 넘는 확산 전류. $I_{off}\propto 10^{-V_{th}/SS}$. DIBL이 $V_{th}$를 낮추면 더 커진다. 거의 모든 세대의 주범.
게이트 터널링: 산화막이 약 2 nm 아래로 얇아지면 전자가 직접 터널링한다. 두께 0.2 nm마다 약 10배씩 는다. 90~65 nm 세대에 문턱 이하 누설과 맞먹는 수준이 되었고, 2007년 high-k 메탈 게이트(HKMG)로 물리 두께를 늘려 수백~수천 배 줄였다.
GIDL(Gate-Induced Drain Leakage): 게이트는 0(또는 음), 드레인은 높은 전압일 때 게이트–드레인 겹침 영역의 강한 전계로 밴드가 급하게 휘어 밴드 간 터널링이 일어난다. DRAM 셀 트랜지스터의 보존 시간을 좌우한다.
접합 누설: 드레인–바디 역바이어스 접합의 생성 전류(SRH)와, 고농도 접합의 밴드 간 터널링.

SIMULATOR

세대별 누설 성분과 게이트 터널링

세대 선택 (막대를 눌러도 된다)

선택 세대 총 누설 (개념값)—

주된 성분—

EOT에서 J_G (SiO₂ / HfO₂)—

왼쪽: 막대 높이는 총 누설(로그 축), 색 비율은 성분별 비중. 고성능 로직 nMOS 1 µm 폭 기준의 개념적 경향이며 실제 값은 회사·V_th 옵션·온도에 따라 수십 배 다르다. 오른쪽: 1 V에서 게이트 누설 전류 밀도 대 EOT. 점을 끌어 EOT를 바꾸자. SiO₂는 약 0.22 nm마다 10배, 같은 EOT의 HfO₂ 계열은 물리 두께가 4~5배라 대략 3~4자릿수 낮다(근사).

60 mV/dec의 벽과 급경사 소자

9장에서 본 대로 MOSFET의 문턱 이하 기울기는 $n(kT/q)\ln10\ge 60$ mV/dec(300 K)이다. 전자가 소스에서 볼츠만 분포로 장벽을 넘는 한 피할 수 없는 이 한계를 흔히 볼츠만 폭정(Boltzmann tyranny)이라 부른다. 원하는 $I_{on}/I_{off}$가 정해지면 필요한 게이트 전압 스윙의 최솟값도 정해지므로, $V_{DD}$를 더 낮출 수 없다. 넘는 방법은 둘이다. 전자를 넘기는 방식(주입 기구)을 바꾸거나, 게이트 전압이 표면에 전달되는 비율($1/n$)을 1보다 크게 만들거나.

그림 10-4. 주입 기구의 차이(개략). MOSFET은 소스 전자 분포의 볼츠만 꼬리가 장벽을 넘는 만큼 흐르므로 꼬리 기울기(kT)가 SS를 정한다. TFET은 p⁺ 소스 가전자대의 전자가 게이트로 정렬된 채널 전도대로 터널링하며, 소스의 밴드갭이 높은 에너지 꼬리를 걸러 주는 필터 역할을 한다.

TFET(Tunnel FET): p⁺–i–n⁺ 구조에 게이트를 얹어, 게이트가 채널 전도대를 소스 가전자대 아래로 끌어내리는 순간 터널링 창이 열린다. 문턱 근처 SS가 60 아래로 가능하고 온도에 덜 민감하지만, 터널링 확률이 작아 $I_{on}$이 MOSFET보다 1~2자릿수 낮은 것이 고질적 문제다.
NCFET(Negative-Capacitance FET): 게이트 스택에 강유전체(예: HfZrO₂)를 넣어 음의 커패시턴스로 표면 전위를 증폭한다. $n = 1 + C_{dep}/C_{ins}$에서 직렬 절연체 커패시턴스가 음이 되면 $n<1$. 히스테리시스 없이 안정적으로 동작시키는 정합 조건과 속도가 연구 과제다.

PREDICT

볼츠만 한계와 급경사 소자 비교

이상적인 MOSFET(n = 1, 300 K)으로 I_on/I_off = 10⁶을 얻고 싶다. 꺼짐(V_GS = 0)에서 켜짐(V_GS = V_DD)까지 전류가 전부 문턱 이하 기울기로만 올라간다고 할 때, V_DD는 최소 얼마여야 할까?

답을 고르면 시뮬레이터가 열린다.

먼저 위의 질문에 답하자

전원 전압 V_DD 온도 T 실제 MOSFET (n = 1.25) TFET NCFET (n = 0.75)

I_on 이상적 MOSFET—

I_on TFET—

I_on NCFET—

MOSFET SS (이 온도)—

모든 소자의 I_off(V_GS = 0, V_DS = V_DD)를 100 pA/µm에 맞추고 V_DD에서의 I_on을 비교한다. 해볼 것: ① V_DD를 0.2 V 근처로 내리면 TFET이 이상적 MOSFET을 앞지르지만 그 전류는 1 µA/µm 수준이다. ② V_DD를 올리면 TFET의 기울기가 금방 둔해져 MOSFET에 크게 뒤진다. ③ 온도를 바꾸면 MOSFET의 SS는 T에 비례해 변하지만 TFET 곡선은 거의 그대로다. (MOSFET은 SC.mosfet, L = 20 nm, 속도 포화 포함. TFET은 Kane형 I ∝ V²e^−b/V 개념 모델, NCFET은 n = 0.75로 근사)

FinFET과 GAA 나노시트

평면 트랜지스터는 22 nm 세대(2011년 무렵)에서 FinFET에 자리를 내주었다. 실리콘을 지느러미(fin)처럼 세우고 게이트가 양옆과 위, 세 면을 감싼다. 몸체 두께가 핀 폭(5~8 nm)이 되어 λ가 크게 줄었고, 핀을 높이 세워 같은 바닥 면적에서 더 넓은 채널을 얻었다. 3~2 nm급(2022~2025)부터는 얇은 실리콘 판(나노시트) 여러 장을 수평으로 쌓아 게이트가 네 면을 모두 감싸는 GAA로 넘어가고 있다.

$$W_{eff}^{\text{FinFET}} = N_{fin}\,(2H_{fin}+W_{fin}),\qquad W_{eff}^{\text{GAA}} = N_{sheet}\cdot 2\,(W_{sheet}+T_{sheet})$$

FinFET은 핀 개수로만 폭을 정하므로 폭이 '양자화'된다(1핀, 2핀 …). 나노시트는 시트 폭을 설계에서 연속적으로 고를 수 있다.

평면 · FinFET · GAA 나노시트 뷰어

드래그로 회전 · 휠로 확대

구조

핀 높이 H_fin 핀 폭 W_fin 핀 개수 게이트 반투명 반전 채널·전자 보기

게이트가 감싸는 면—

유효 폭 W_eff—

바닥 폭 대비 W_eff—

λ (EOT 0.9 nm)—

해볼 것: ① FinFET에서 핀 높이를 올리면 같은 바닥 폭에 W_eff가 커진다(핀 피치 약 30 nm 가정). ② GAA로 바꾸고 시트 수·폭을 바꿔 보자. 시트 3장, 폭 30 nm면 W_eff ≈ 210 nm. ③ '반전 채널' 표시를 켜면 게이트가 감싼 면마다 전자가 흐르는 층이 보인다. 평면은 윗면 한 장뿐이다. (치수는 2020년대 대략값, 기하학적 개략 모델)

노드 (명칭)	양산 (약)	구조	게이트 피치 CPP	핀 피치 / 시트 폭	최소 금속 피치	V_DD
90 nm	2003–04	평면, 변형 Si	약 220–260 nm	—	약 220 nm	약 1.2 V
45 nm	2007	평면 HKMG	약 160–180	—	약 160	약 1.0
22 nm	2011–12	FinFET (첫 양산)	약 90	약 60	약 80	약 0.8
14/16 nm	2014–15	FinFET	약 70–90	약 42–48	약 52–64	약 0.8
7 nm	2018	FinFET	약 54–57	약 30	약 36–40	약 0.75
5 nm	2020	FinFET	약 48–51	약 25–28	약 28–30	약 0.7
3 nm	2022–23	FinFET / GAA(일부 회사)	약 45–48	약 24–26	약 21–23	약 0.7
2 nm급	2025–26	GAA 나노시트 (+후면 전력 도입 시작)	약 45–50	시트 폭 약 15–50 가변	약 20–23	약 0.65–0.7
1.4 nm급	2027–28 예정	GAA 2세대 (포크시트 등 검토)	약 40–45	—	약 18–20	약 0.65
CFET	2030년대 (연구)	n/p 나노시트 수직 적층	—	—	—	—

표의 수치는 회사 발표·학회 자료에 근거한 대략값이며 회사마다 정의와 값이 다르다. 2010년대 이후 '노드 이름'은 어떤 물리 치수와도 일치하지 않는 마케팅 명칭이다. 실제 밀도는 게이트 피치(CPP)와 최소 금속 피치, 그리고 표준 셀의 높이(트랙 수)로 비교하는 것이 정확하다. 실제 게이트 길이는 2020년대 최첨단에서도 약 12~20 nm다.

DTCO: 트랜지스터만 줄여서는 안 된다

피치 축소가 느려지자 업계는 설계–공정 공동 최적화(DTCO, Design-Technology Co-Optimization)로 밀도를 짜냈다. 표준 셀 높이를 9트랙 → 7.5 → 6 → 5트랙으로 줄이고, 셀당 핀 수를 3개에서 2개, 1개로 줄이고(핀 감축), 게이트 위에 콘택을 올리며(COAG), 전원선을 기판 속(매립 전원 레일)이나 웨이퍼 뒷면(후면 전력)으로 옮겨 배선 트랙을 확보했다. 회로·레이아웃·공정·소자를 함께 설계하는 것, 이제 그것이 '스케일링'의 실체다. 그 다음 단계로 nMOS 위에 pMOS를 쌓는 CFET이 연구되고 있다.

핵심 정리

정전계(데너드) 스케일링은 치수·전압 1/κ, 도핑 κ로 지연 1/κ, 집적도 κ², 전력 밀도 일정을 약속했다. SS가 줄지 않아 $V_{th}$·$V_{DD}$가 멈추면서 2005년 무렵 끝났다.
짧은 채널에서는 전하 공유로 $V_{th}$가 롤오프하고, DIBL로 드레인이 소스 장벽을 낮춘다. 2차원 효과는 $e^{-L/2\lambda}$로 감쇠한다.
자연 길이 $\lambda=\sqrt{(\varepsilon_{si}/N\varepsilon_{ox})t_{si}t_{ox}}$. $L/\lambda\gtrsim5\sim6$이 기준이며, 게이트 수 N↑·몸체 두께↓·EOT↓가 λ를 줄인다.
짧은 채널의 전류는 속도 포화로 $WC_{ox}(V_{GS}-V_{th})v_{sat}$에, 더 짧으면 탄도 한계 $WC_{ox}(V_{GS}-V_{th})v_{inj}$에 묶인다.
누설은 문턱 이하·게이트 터널링(HKMG로 해결)·GIDL·접합으로 나뉜다. SS ≥ 60 mV/dec가 $V_{DD}$ 하한을 정하며, TFET(주입 기구 변경)·NCFET(n < 1)이 대안으로 연구된다.
FinFET $W_{eff}=N(2H+W)$, GAA $W_{eff}=N\cdot2(W+T)$. 게이트가 감싸는 면이 늘어 λ가 줄고, 같은 바닥 면적에서 구동 폭이 커진다.

확인 퀴즈

정전계 스케일링에서 κ = 2이면 칩의 전력 밀도는?

소자당 전력 1/κ², 집적도 κ²이므로 곱은 1이다. 정전압 스케일링이면 κ³ = 8배가 된다.

데너드 스케일링이 멈춘 가장 근본적인 이유는?

SS ≥ 60 mV/dec는 치수와 무관한 열역학적 한계다. 전압이 멈추면 전력 밀도가 오른다.

DIBL이 크다는 것은 무엇을 뜻하나?

짧은 채널에서 드레인 전계가 소스 근처까지 스며들기 때문이다. L/λ를 키우면 줄어든다.

t_si = 6 nm, EOT = 1 nm일 때 이중 게이트(N=2)의 λ는? (ε_si/ε_ox = 3)

λ = √(3/2 × 6 × 1) = √9 = 3 nm. L/λ ≥ 6이려면 L ≥ 18 nm.

채널이 아주 짧아 속도가 완전히 포화되었다면, I_D,sat의 (V_GS − V_th) 의존성은?

I = W·Q_i·v_sat, Q_i = C_ox(V_GS−V_th)이므로 1차다. 실제로는 1~2 사이(알파 멱 법칙 α ≈ 1.2~1.3).

핀 높이 50 nm, 핀 폭 6 nm인 FinFET이 핀 2개를 쓰면 W_eff는?

핀 하나 2×50 + 6 = 106 nm, 두 개면 212 nm.

물리량	관계	정전계 (데너드)	정전압
치수 \(L, W, t_{ox}, x_j\)	—	1/κ	1/κ
전압 \(V_{DD}, V_{th}\)	—	1/κ	1
기판 도핑 \(N_A\)	공핍폭 \(\propto\sqrt{V/N}\)을 1/κ로	κ	κ²
전계 \(\mathcal{E}\)	\(V/L\)	1	κ
전류 \(I\)	\(\mu C_{ox}(W/L)V^2\)	1/κ	κ
커패시턴스 \(C\)	\(\varepsilon WL/t_{ox}\)	1/κ	1/κ
지연 \(\tau\)	\(CV/I\)	1/κ	1/κ²
소자당 전력 \(P\)	\(VI\)	1/κ²	κ
집적도	\(1/(WL)\)	κ²	κ²
전력 밀도	\(P\times\)집적도	1	κ³

무어의 법칙과 데너드 스케일링

스케일링 계수 κ로 축소해 보기

단채널 효과: 드레인이 게이트를 침범하다

장벽 저하와 Vth 롤오프: 드레인을 끌어내려 보자

자연 길이와 게이트 구조

게이트 길이 12 nm에서 L/λ ≥ 6 만들기

속도 포화와 탄도 수송

몇 번 부딪히고 건너갈까: 탄도와 확산 사이

누설 전류 동물원

세대별 누설 성분과 게이트 터널링

60 mV/dec의 벽과 급경사 소자

볼츠만 한계와 급경사 소자 비교

FinFET과 GAA 나노시트

평면 · FinFET · GAA 나노시트 뷰어

핵심 정리

확인 퀴즈

장벽 저하와 V_th 롤오프: 드레인을 끌어내려 보자