Chapter 07

금속–반도체 접합

모든 반도체 소자는 결국 금속 배선과 이어져야 한다. 그런데 금속을 반도체에 붙이면 어떤 때는 한쪽으로만 전류가 흐르는 다이오드가 되고, 어떤 때는 양쪽으로 잘 흐르는 저항이 된다. 1874년 브라운이 처음 관찰하고 1938년 쇼트키와 모트가 설명한 이 금속–반도체 접합(Metal–semiconductor junction)은 고속 쇼트키 다이오드, MESFET·HEMT의 게이트, 그리고 오늘날 트랜지스터 성능을 좌우하는 소스·드레인 접촉 저항의 물리다. 이 장에서는 두 물질의 에너지 준위를 진공 준위에 맞춰 세우는 것에서 출발해, 장벽이 어떻게 생기고 전자가 그 장벽을 어떻게 넘거나 뚫는지 계산한다.

진공 준위·일함수·전자 친화도로 금속과 반도체의 에너지 준위를 맞추고, 쇼트키–모트 규칙으로 장벽 높이를 예측한다.
쇼트키 접합의 공핍층 폭, 전기장, 용량을 구하고 $1/C^2$–$V$ 그래프에서 도핑과 내부 전위를 뽑는다.
계면 준위에 의한 페르미 준위 고정과 고정 계수 $S$의 의미를 실험 데이터로 확인한다.
열전자 방출 전류식과 리처드슨 상수를 이해하고, pn 다이오드와 켜짐 전압·속도를 비교한다.
영상력에 의한 장벽 저하 $\Delta\phi$와 그 위치 $x_m$을 계산한다.
도핑에 따라 열전자 방출 → 열전자–전계 방출 → 전계 방출로 바뀌는 과정과 접촉 비저항 $\rho_c$, TLM 측정법을 익힌다.

진공 준위, 일함수, 전자 친화도

서로 다른 두 물질의 에너지를 비교하려면 공통의 기준이 필요하다. 그 기준이 진공 준위(Vacuum level, $E_{\text{vac}}$), 즉 전자가 물질을 막 벗어나 표면 바로 바깥에 정지해 있을 때의 에너지다. 진공 준위에서 페르미 준위까지 내려간 깊이가 일함수(Work function, $\phi$)다. 페르미 준위에 있는 전자 하나를 끄집어내는 데 드는 최소 에너지라고 생각하면 된다.

금속은 페르미 준위가 전자로 꽉 찬 밴드 한가운데에 있으므로 일함수 $\phi_m$이 물질 고유의 상수다. 반도체는 사정이 다르다. 페르미 준위가 도핑에 따라 밴드갭 안을 오르내리므로 일함수 $\phi_s$도 도핑에 따라 바뀐다. 그래서 반도체에서는 도핑과 무관한 값인 전자 친화도(Electron affinity, $\chi$), 즉 진공 준위에서 전도대 바닥 $E_c$까지의 깊이를 쓴다. 실리콘은 $\chi \approx 4.05$ eV이다.

$$\phi_s = \chi + (E_c - E_F) = \begin{cases} \chi + kT\ln(N_c/N_D) & \text{n형}\\[2pt] \chi + E_g - kT\ln(N_v/N_A) & \text{p형} \end{cases}$$

이 책에서 Si: $\chi = 4.05$ eV, $E_g = 1.12$ eV, $N_c = 2.86\times10^{19}$, $N_v = 3.10\times10^{19}$ cm⁻³ (300 K). $N_D = 10^{16}$이면 $E_c - E_F = 0.21$ eV, $\phi_s = 4.26$ eV.

그림 7-1. 접촉 전, 서로 떨어진 금속과 n형 반도체. 진공 준위를 나란히 맞추면 두 페르미 준위는 $\phi_m - \phi_s$만큼 어긋나 있다. $\phi_m > \phi_s$이면 반도체의 전자가 더 높은 에너지에 있으므로, 붙이는 순간 전자가 금속으로 흘러간다.

금속	일함수 φ_m (eV)	쇼트키–모트 φ_Bn = φ_m − χ	측정 φ_Bn (n-Si)	비고
Mg	3.66	−0.39 (오믹)	~0.4	낮은 일함수지만 장벽이 남는다
Al	4.28	0.23	0.72	배선 금속, n⁺ 위에서는 오믹
Ti	4.33	0.28	0.50	접착층·실리사이드(TiSi₂)
W	4.55	0.50	0.67	콘택 플러그
Mo	4.60	0.55	0.68
Au	5.10	1.05	0.80	화합물 반도체 접촉
Ni	5.15	1.10	0.61	NiSi 실리사이드
Pt	5.65	1.60	0.90	가장 큰 일함수 중 하나

일함수는 다결정 표면의 평균값(미캘슨, 1977 계열 표 값)이고, 측정 장벽은 Sze 교과서의 대표값이다. 이미 눈치챘겠지만 두 열이 잘 맞지 않는다. 일함수가 1.4 eV 차이 나는 Ti와 Pt의 장벽 차이는 0.4 eV에 불과하다. 이 불일치의 원인은 페르미 준위 고정에서 다룬다. 우선은 이상적인 경우부터 보자.

접촉: 쇼트키 장벽과 오믹 접촉

두 물질을 도선으로 이으면 페르미 준위가 하나로 맞춰질 때까지 전자가 흐른다. n형 반도체에서 $\phi_m > \phi_s$라면 반도체의 전자가 금속으로 넘어가고, 반도체 표면에는 이온화된 도너(+)만 남는 공핍층이 생긴다. 금속 표면에는 같은 양의 음전하가 원자 한두 층 두께로 모인다. 두 물질이 멀리 떨어져 있으면 전위차 $\phi_m-\phi_s$는 거의 다 진공 틈에 걸리지만, 틈이 원자 간격으로 좁아지면 틈의 용량이 커져서 전위차가 반도체 쪽 밴드 휨으로 옮겨 간다.

완전히 붙었을 때 금속 쪽에서 본 장벽, 즉 금속의 페르미 준위에서 계면의 $E_c$까지의 높이가 쇼트키 장벽 높이(Schottky barrier height, $\phi_B$)다. 반도체 쪽에서 본 장벽은 내부 전위 $V_{bi}$다. 계면 상태가 없는 이상적인 경우 이것이 쇼트키–모트 규칙(Schottky–Mott rule)이다.

$$q\phi_{Bn} = q(\phi_m - \chi), \qquad q\phi_{Bp} = E_g - q(\phi_m - \chi), \qquad qV_{bi} = q(\phi_m - \phi_s) = q\phi_{Bn} - (E_c - E_F)$$

n형과 p형 장벽의 합은 $\phi_{Bn} + \phi_{Bp} = E_g/q$. n형에서 $\phi_m < \phi_s$이면 밴드가 아래로 휘어 표면에 전자가 쌓이는 축적형 오믹 접촉이 된다(p형은 반대).

ANIMATION

금속을 끌어다 반도체에 붙여 보기

금속 블록을 좌우로 끌기

금속 (일함수)

반도체

도핑 도선으로 연결 (페르미 준위 정렬)

φ_m / φ_s—

쇼트키–모트 장벽—

접촉 종류—

틈 d / 밴드 휨—

공핍층 폭 W—

해볼 것: ① 도선을 끊으면 진공 준위가 나란하고 페르미 준위가 어긋난 '접촉 전' 그림(그림 7-1)이 된다. ② 도선을 잇고 금속을 천천히 끌어 오면 위쪽 도선으로 전자가 넘어가며 금속 표면에 음전하(−), 반도체 표면에 도너 이온(+)이 남는다. 틈 d가 1 µm일 때는 전위차가 거의 진공 틈에 걸리고, 1 nm 이하가 되어야 반도체 밴드가 크게 휜다. ③ n-Si에 Au·Pt는 쇼트키, Mg는 오믹(축적)이다. p-Si로 바꾸면 결과가 뒤집힌다. ④ 장벽 높이 φ_B는 도핑을 바꿔도 그대로이고, V_bi와 W만 바뀐다. (가우스 법칙으로 틈과 반도체의 전압 분배를 정확히 푼 바딘형 모형, 계면 상태 없음)

그림 7-2. 접촉 후 n형 반도체의 밴드. (a) 일함수가 큰 금속: 위로 휜 밴드가 반도체→금속 전자 흐름을 막는 장벽 $qV_{bi}$를 만들고, 금속→반도체 방향은 $q\phi_B$가 막는다. (b) 일함수가 작은 금속: 밴드가 아래로 휘어 표면에 전자가 쌓이므로 양방향 모두 저항이 작다.

공핍층, 전기장, 그리고 C–V

쇼트키 접합의 반도체 쪽은 한쪽 계단 접합(p⁺n 접합의 n쪽)과 똑같이 다룰 수 있다. 금속은 전하를 표면에 몰아 두므로 공핍층은 반도체 쪽에만 생긴다. 공핍 근사로 포아송 방정식을 풀면 전기장은 계면에서 최대이고 $W$까지 직선으로 줄어들며, 전위는 포물선이다. 순방향 바이어스 $V$(금속 +)는 반도체 쪽 장벽을 $V_{bi}-V$로 낮추지만 금속 쪽 장벽 $\phi_B$는 바꾸지 못한다.

$$W = \sqrt{\frac{2\varepsilon_s}{qN_D}\left(V_{bi} - V - \frac{kT}{q}\right)}, \qquad \mathcal{E}_{\max} = \frac{qN_DW}{\varepsilon_s}, \qquad \frac{1}{C^2} = \frac{2\,(V_{bi} - V - kT/q)}{q\varepsilon_s N_D}$$

$kT/q$ 항은 다수 캐리어 꼬리의 보정. $1/C^2$를 $V$에 대해 그리면 직선이 되고, 기울기에서 $N_D$, 가로축 절편에서 $V_{bi}$(따라서 $\phi_B = V_{bi} + (E_c-E_F)/q$)를 얻는다. 균일하지 않은 도핑이면 기울기가 깊이에 따라 바뀌어 도핑 프로파일 측정법이 된다.

SIMULATOR

쇼트키 공핍층과 1/C²–V 그래프

점을 좌우로 끌어 바이어스 변경

장벽 높이 φ_Bn 도핑 N_D 바이어스 V (금속 +)

V_bi—

W—

ℰ_max—

C—

기울기로 구한 N_D—

해볼 것: ① 역방향(V < 0)으로 갈수록 W가 √(V_bi−V)로 넓어지고 C가 줄어든다. ② 도핑을 10배 올리면 W는 약 1/√10, 1/C² 직선의 기울기는 1/10이 된다. ③ 아래 그래프의 점선 연장선이 가로축과 만나는 곳이 V_bi − kT/q이다. ④ φ_B를 바꾸면 직선이 좌우로 평행 이동만 한다. 기울기(도핑)와 절편(장벽)이 따로 측정되는 이유다.

페르미 준위 고정

쇼트키–모트 규칙대로라면 Si 위의 장벽 높이는 금속 일함수를 따라 기울기 1로 변해야 한다. 실제로는 기울기가 0.1~0.3 정도밖에 안 된다. 금속을 무엇으로 바꾸든 장벽이 0.5~0.9 eV 범위에 머무르는 것이다. 바딘(1947)은 이것을 반도체 표면의 계면 준위(Interface states)로 설명했다. 결정이 끊긴 표면의 댕글링 본드, 그리고 금속 전자의 파동 함수가 반도체 밴드갭 속으로 스며들어 생기는 금속 유도 갭 준위(MIGS, Metal-induced gap states)가 밴드갭 안에 많은 준위를 만든다.

계면 준위는 전하 중성 준위(Charge neutrality level, $\phi_0$)를 경계로, 그보다 위가 채워지면 음전하, 아래가 비면 양전하를 띤다. 계면 준위 밀도가 크면 아주 작은 페르미 준위 이동만으로도 큰 전하가 생기므로, 금속에서 넘어온 전하는 대부분 계면 준위가 흡수하고 공핍층은 거의 영향을 받지 않는다. 페르미 준위가 $\phi_0$ 근처에 '못 박히는' 이 현상이 페르미 준위 고정(Fermi-level pinning)이다.

$$q\phi_{Bn} = S\,q(\phi_m - \chi) + (1 - S)\,(E_g - q\phi_0), \qquad S \equiv \frac{d\phi_{Bn}}{d\phi_m} = \frac{1}{1 + q^2 D_{it}\,\delta/\varepsilon_i}$$

$\phi_0$: 전하 중성 준위의 $E_v$ 기준 위치. $D_{it}$: 계면 준위 밀도(cm⁻²eV⁻¹), $\delta$, $\varepsilon_i$: 계면층의 두께와 유전율 (카울리–Sze 모형). $S = 1$이면 쇼트키–모트, $S = 0$이면 완전 고정(바딘 극한). 대표값 Si $S \approx 0.1\sim0.27$, GaAs ≈ 0.07, Ge ≈ 0.05($E_v$ 근처 고정), 이온성이 큰 ZnO·SiO₂ 계열은 $S$가 1에 가깝다.

그림 7-3. 계면 준위가 많으면 금속에서 넘어온 전하를 계면이 흡수한다. 계면 준위가 전하 중성 준위 $\phi_0$보다 조금만 더 채워져도 큰 음전하가 생기므로 페르미 준위는 $\phi_0$를 거의 벗어나지 못한다.

PREDICT

일함수 차이 1.3 eV는 장벽 차이 몇 eV가 될까?

n-Si에 Ti(φ_m 4.33 eV)와 Pt(φ_m 5.65 eV)로 쇼트키 다이오드를 만들었다. 쇼트키–모트 규칙이면 장벽 차이는 1.32 eV다. 실제로 측정되는 차이는?

측정값은 Ti 0.50 eV, Pt 0.90 eV로 차이가 0.40 eV다(S ≈ 0.3). 완전 고정(③)도 아니고 이상적(①)도 아닌 중간이다. 아래 그래프에서 S와 φ₀를 움직여 11개 금속의 측정점에 모형을 맞춰 보자. 점들이 직선 주위에 흩어진 것은 계면 처리·열처리·반응층에 따라 장벽이 ±0.1 eV쯤 달라지기 때문이다.

먼저 위에서 답을 골라 보세요.

고정 계수 S 전하 중성 준위 φ₀ (E_v 기준)

목표: 모형과 측정점의 RMS 오차를 0.105 eV 이하로 (최적 맞춤 ≈ 0.094 eV)

RMS 오차—

모형 φ_B(Pt) − φ_B(Ti)—

고정 준위 E_g − φ₀—

측정점: Sze, Physics of Semiconductor Devices 표의 n-Si 대표값(Ti 0.50, Ag 0.78, Al 0.72, Cr 0.61, W 0.67, Mo 0.68, Cu 0.58, Au 0.80, Pd 0.81, Ni 0.61, Pt 0.90 eV). S = 1이면 기울기 1의 쇼트키–모트 직선, S = 0이면 수평선이 된다. p형 장벽은 φ_Bp ≈ E_g − φ_Bn이므로 n형 장벽이 큰 금속(PtSi 0.84 eV)은 p형에 낮은 장벽(약 0.2~0.3 eV)을 만든다.

고정을 푸는 법: MIS 접촉과 도펀트 편석

금속과 반도체 사이에 1~2 nm의 얇은 절연막(TiO₂, ZnO, SiN 등)을 넣으면 금속의 파동 함수가 반도체까지 스며들지 못해 MIGS가 줄고, 페르미 준위 고정이 풀린다. 절연막의 터널 저항이 늘어나는 손해와 장벽이 낮아지는 이득 사이의 최적 두께가 있다. 실리사이드를 형성할 때 비소·붕소를 계면에 몰아 두는 도펀트 편석(Dopant segregation)도 계면에 얇은 고농도층을 만들어 실효 장벽을 0.1~0.2 eV 수준으로 낮춘다. 이 둘이 오늘날 초저 접촉 저항 연구의 두 축이다.

열전자 방출: 쇼트키 다이오드의 I–V

쇼트키 접합의 전류는 반도체의 다수 캐리어(n형이면 전자)가 장벽을 넘어 금속으로 들어가는 흐름이다. 장벽을 넘으려면 열 에너지 분포의 꼬리에 있는, 장벽보다 높은 에너지를 가진 전자여야 한다. 그런 전자의 수는 $e^{-q(V_{bi}-V)/kT}$에 비례하므로 순방향 바이어스로 장벽을 낮추면 전류가 지수적으로 늘어난다. 반대 방향(금속→반도체)은 장벽 $\phi_B$가 바이어스로 변하지 않으므로 일정하다. 이 둘의 차이가 베테(1942)의 열전자 방출(Thermionic emission) 이론이다.

$$J = A^{**}T^2\,e^{-q\phi_B/kT}\left(e^{qV/nkT} - 1\right) = J_s\left(e^{qV/nkT}-1\right), \qquad A^* = \frac{4\pi q m^* k^2}{h^3} = 120\,\frac{m^*}{m_0}\ \text{A cm}^{-2}\text{K}^{-2}$$

$A^*$: 리처드슨 상수(진공 열전자 방출과 같은 꼴). $A^{**}$는 광학 포논 산란·양자 반사를 고려한 유효값으로 n-Si ≈ 112, p-Si ≈ 32, n-GaAs ≈ 8 A cm⁻²K⁻². $n$은 이상 계수(좋은 다이오드 1.01~1.1).

pn 다이오드와 비교하면 차이가 뚜렷하다. pn 접합의 포화 전류는 소수 캐리어가 중성 영역에서 확산하는 양 $qn_i^2D/(LN)$으로 정해지는데, $n_i^2$이 아주 작아 $10^{-12}$ A/cm² 수준이다. 쇼트키의 $J_s$는 $10^{-5}\sim10^{-8}$ A/cm²로 5~7자리 크므로 같은 전류에 필요한 순방향 전압이 0.3~0.4 V 낮다. 그리고 다수 캐리어 소자라 소수 캐리어 저장이 없어 역회복 시간이 사실상 0이다. 스위칭 전원의 정류기, 고주파 검파기, 클램프 다이오드에 쓰이는 이유다. 대신 역방향 누설이 크고 장벽 저하(다음 절) 때문에 포화하지 않는다.

ANIMATION

장벽을 넘는 전자와 I–V: 쇼트키 vs pn

장벽 높이 φ_Bn 바이어스 V 온도 T

쇼트키 (n-Si, N_D = 10¹⁶)p⁺n 다이오드 (같은 n쪽)

J_s (쇼트키)—

J (쇼트키 / pn)—

1 A/cm²의 전압—

반도체→금속 / 금속→반도체—

해볼 것: ① V = 0에서는 양쪽으로 넘어가는 전자 수가 같아 알짜 전류가 0이다(상세 균형). ② 순방향으로 0.06 V 올릴 때마다 반도체→금속 흐름이 10배씩 는다(입자 수는 로그로 줄여 표시). 금속→반도체 흐름은 바이어스와 무관하다. ③ 같은 1 A/cm²에서 쇼트키와 pn의 전압 차를 읽어 보자. ④ 온도를 올리면 J_s가 T²e^−qφB/kT로 급증한다. 이 온도 의존(리처드슨 그림)에서 φ_B를 측정한다.

영상력 장벽 저하

금속 표면에서 거리 $x$에 있는 전자는 금속 안에 $-x$ 위치의 양전하 '거울상'이 있는 것처럼 끌린다. 이 영상력(Image force)의 퍼텐셜 $-q^2/(16\pi\varepsilon_s x)$이 접합의 전기장이 만드는 직선 퍼텐셜 $-q\mathcal{E}x$와 더해지면, 장벽 꼭대기가 계면에서 $x_m$만큼 안쪽으로 물러나며 $\Delta\phi$만큼 낮아진다. 이것이 쇼트키 효과(Schottky effect)다.

$$x_m = \sqrt{\frac{q}{16\pi\varepsilon_s\mathcal{E}}}, \qquad \Delta\phi = \sqrt{\frac{q\mathcal{E}}{4\pi\varepsilon_s}} = 2\mathcal{E}x_m$$

Si에서 $\mathcal{E} = 10^5$ V/cm이면 $\Delta\phi \approx 35$ mV, $x_m \approx 1.8$ nm. $\varepsilon_s$는 전자가 장벽을 지나는 시간이 격자 분극 응답보다 길면 정적 유전율, 아주 빠르면 광학 유전율을 쓴다(Si는 둘이 거의 같다).

SIMULATOR

영상력 + 전기장 = 낮아진 장벽 (꼭대기를 끌어 내리기)

주황 꼭대기 점을 위아래로 끌기

전기장 ℰ 장벽 높이 φ_B

전기장만 (−qℰx)영상력만합 (실제 장벽)

장벽 저하 Δφ—

꼭대기 위치 x_m—

실효 장벽—

J_s 증가 배수 e^qΔφ/kT—

해볼 것: ① 전기장을 100배(10⁴→10⁶ V/cm) 키우면 Δφ는 10배(√ℰ), x_m은 1/10이 된다. ② 역방향 바이어스를 키우면 계면 전기장 ℰ_max ∝ √(V_bi+V_R)이 커져 장벽이 낮아지므로, 쇼트키 다이오드의 역방향 전류는 포화하지 않고 서서히 늘어난다. ③ 도핑이 높을수록 같은 바이어스에서 전기장이 커서 저하가 크다.

터널링과 오믹 접촉

실리콘에서는 페르미 준위 고정 때문에 금속을 아무리 골라도 장벽이 0.5 eV 아래로 잘 내려가지 않는다. 그런데도 모든 트랜지스터의 소스·드레인에는 저항이 작은 오믹 접촉(Ohmic contact)이 있다. 비결은 장벽을 낮추는 대신 얇게 만드는 것이다. 공핍층 폭은 $W\propto 1/\sqrt{N_D}$이므로 도핑을 $10^{20}$ cm⁻³ 근처로 올리면 장벽 두께가 수 nm가 되어 전자가 장벽을 뚫고 지나간다(터널링).

어느 쪽이 우세한지는 열 에너지 $kT$와 터널링의 특성 에너지 $E_{00}$의 비교로 정해진다(파도바니–스트래튼, 1966).

$$E_{00} = \frac{q\hbar}{2}\sqrt{\frac{N_D}{\varepsilon_s m^*}}, \qquad E_0 = E_{00}\coth\!\left(\frac{E_{00}}{kT}\right), \qquad \rho_c \approx \frac{k}{qA^{**}T}\exp\!\left(\frac{q\phi_B}{E_0}\right)$$

$kT \gg E_{00}$: 열전자 방출(TE), $E_0 \to kT$. $kT \approx E_{00}$: 열전자–전계 방출(TFE), 꼭대기보다 조금 아래에서 뚫는다. $kT \ll E_{00}$: 전계 방출(FE), 페르미 준위 근처에서 곧바로 터널링, $E_0 \to E_{00}$. Si($m^* = 0.26m_0$)는 $N_D = 10^{20}$에서 $E_{00} \approx 0.11$ eV. 위의 $\rho_c$는 세 영역을 한 식으로 잇는 교육용 근사다. 정확한 파도바니–스트래튼 식은 영역마다 전인자가 달라, 이 근사는 TFE 영역에서 실제보다 최대 한 자리쯤 크게 나온다.

그림 7-4. 도핑에 따른 전류 메커니즘. 장벽 높이는 같아도 도핑이 오르면 장벽이 얇아져 전자가 점점 낮은 에너지에서 장벽을 뚫는다. 오믹 접촉은 '장벽이 없는' 접촉이 아니라 '장벽이 투명한' 접촉이다.

CHALLENGE

접촉 비저항 10⁻⁸ Ω·cm² 뚫기

실리사이드 (n-Si 장벽)

도펀트 편석에 의한 장벽 저하 활성 도핑 N_D

목표: ρ_c < 1×10⁻⁸ Ω·cm². 활성 도핑은 고용도·활성화 한계 때문에 5×10²⁰ cm⁻³가 상한이다.

실효 φ_B—

E₀₀ / kT—

영역—

장벽 두께 W—

ρ_c—

해볼 것: ① 도핑을 10¹⁷에서 올려 가며 전자가 장벽을 넘는 높이(점선 화살표)가 꼭대기에서 페르미 준위 쪽으로 내려오는 것을 보자. ② NiSi(0.65 eV)는 5×10²⁰까지 도핑해도 목표에 못 미친다. 장벽을 얼마나 낮춰야 할까? ③ 희토류 실리사이드(ErSi₁.₇)는 n-Si 장벽이 낮지만 p형 접촉에는 장벽이 커서 쓸 수 없다. 실제 공정이 nMOS·pMOS 접촉을 따로 최적화하는 이유다.

어떤 금속을 쓰는가: 실리사이드

소스·드레인과 게이트 위에는 금속을 직접 올리지 않고, 금속을 실리콘과 반응시켜 만든 실리사이드(Silicide)를 쓴다. 자기 정렬(살리사이드) 공정으로 실리콘이 드러난 곳에만 생기고, 계면이 실리콘 속으로 파고들며 형성되어 표면 오염이 없는 깨끗한 접합이 된다.

실리사이드	비저항 (µΩ·cm)	φ_Bn (eV)	형성 온도 (°C)	특징
TiSi₂ (C54)	13~16	0.60	700~850	0.25 µm 세대 주력. 좁은 선에서 C49→C54 상전이 어려움
CoSi₂	15~20	0.64	600~800	선폭 의존성 없음. 0.18~90 nm 세대. Si 소모 큼
NiSi	14~20	0.65	400~600	Si 소모 적고 저온. 65 nm 이후 주력. 700 °C 이상에서 고저항 NiSi₂로 변함
PtSi	28~35	0.84	300~500	p-Si 장벽 ~0.2 eV → 적외선 쇼트키 검출기
ErSi₁.₇ (희토류)	~30	~0.28	400~600	n형 저장벽 연구용. 산화에 약함
TiSiₓ / Ti 라이너 (트렌치 콘택)	—	~0.5	레이저 어닐	FinFET·GAA의 접촉. 고농도 Si:P / SiGe:B 에피 위 접촉, ρ_c ~10⁻⁹ Ω·cm² 수준 (2020년대 보고값)

접촉 저항 측정: TLM

접촉 비저항 $\rho_c$(Ω·cm²)는 계면을 수직으로 지나는 전류에 대한 저항을 단위 면적으로 나타낸 값이다. 그런데 평면 접촉에서는 전류가 접촉 가장자리로 몰려 들어간다. 반도체층의 면저항 $R_{sh}$ 아래로 흐르던 전류가 계면을 건너는 데 필요한 길이를 전달 길이(Transfer length, $L_T$)라 하며, 접촉 길이 $L \gg L_T$이면 접촉 하나의 저항은 $R_c = R_{sh}L_T/W_c$가 된다.

$$R_T(d) = 2R_c + \frac{R_{sh}}{W_c}\,d, \qquad R_c = \frac{R_{sh}L_T}{W_c}\coth\frac{L}{L_T}, \qquad L_T = \sqrt{\frac{\rho_c}{R_{sh}}}, \qquad \rho_c = R_{sh}L_T^2$$

$d$: 패드 간격, $W_c$: 패드 폭, $L$: 패드 길이. $R_T$–$d$ 직선의 기울기 → $R_{sh}/W_c$, 세로축 절편 → $2R_c$, 가로축 절편 → $-2L_T$. (실바·레거, Berger 1972의 전송선 모형. 접촉 아래 면저항이 변하지 않는다고 가정)

그림 7-5. 전송선 모형(TLM) 패턴. 같은 모양의 패드를 서로 다른 간격으로 늘어놓고 이웃한 두 패드 사이 저항을 잰다. 4탐침으로 재면 탐침·배선 저항이 빠진다. 전류가 패드 아래로 $L_T$ 정도만 들어간다는 점이 핵심이다.

CHALLENGE

TLM 측정점에 직선을 맞춰 R_sh와 R_c 뽑기

직선 양 끝의 손잡이를 끌기

목표: 손잡이를 끌어 직선을 맞춰 R_sh를 ±5%, R_c를 ±10% 안으로 추출하라. (패드 폭 W_c = 100 µm, 길이 L = 50 µm)

기울기 → R_sh—

절편 → R_c—

L_T—

ρ_c = R_shL_T²—

측정점은 실제 실험처럼 ±1% 정도의 잡음을 가진다. 가로축을 음수까지 늘려 둔 것은 직선을 연장해 −2L_T 절편을 보기 위해서다. L_T가 1 µm 안팎이면 절편이 원점에 붙어 버려 ρ_c 추출 오차가 커진다는 점도 느껴 보자. 그래서 10⁻⁸ Ω·cm² 이하의 접촉에는 교차 켈빈 구조(CBKR)나 나노 TLM을 쓴다.

오믹 접촉 = 선형 I–V?

'오믹'은 I–V가 직선이고 접촉 저항이 소자 전체 저항에 비해 무시할 만큼 작다는 뜻이다. 장벽이 없다는 뜻이 아니다. 같은 ρ_c라도 접촉 면적이 줄면 $R_c = \rho_c/A$가 커진다. 접촉 면적이 (20 nm)² 안팎인 최신 트랜지스터에서는 ρ_c = 10⁻⁸ Ω·cm²도 수 kΩ이 되어 채널 저항과 맞먹는다. 그래서 오늘날 접촉 저항은 트랜지스터 성능의 가장 큰 걸림돌 중 하나다.

핵심 정리

진공 준위를 기준으로 금속은 일함수 $\phi_m$, 반도체는 전자 친화도 $\chi$로 준위를 맞춘다. 접촉하면 페르미 준위가 같아질 때까지 전하가 이동해 밴드가 휜다.
이상적 쇼트키–모트 규칙: $\phi_{Bn} = \phi_m - \chi$, $\phi_{Bn}+\phi_{Bp} = E_g/q$. n형에서 $\phi_m > \phi_s$면 쇼트키, $\phi_m < \phi_s$면 축적형 오믹.
공핍층은 한쪽 계단 접합과 같다. $1/C^2$–$V$ 직선의 기울기에서 도핑, 절편에서 $V_{bi}$와 $\phi_B$를 얻는다.
실제 Si에서는 계면 준위(MIGS) 때문에 $S \approx 0.1\sim0.3$으로 페르미 준위가 고정되어 장벽이 0.5~0.9 eV에 머문다.
열전자 방출 $J = A^{**}T^2e^{-q\phi_B/kT}(e^{qV/nkT}-1)$: 다수 캐리어 소자라 켜짐 전압이 pn보다 0.3~0.4 V 낮고 역회복이 없다. 대신 누설이 크다.
영상력 저하 $\Delta\phi = \sqrt{q\mathcal{E}/4\pi\varepsilon_s}$ 때문에 역방향 전류가 바이어스에 따라 늘어난다.
오믹 접촉은 고도핑으로 장벽을 얇게 해 터널링(TFE·FE)으로 만든다. $\rho_c \propto \exp(q\phi_B/E_0)$, $E_{00}\propto\sqrt{N_D}$. 측정은 TLM: 기울기 → $R_{sh}$, 절편 → $2R_c$, $\rho_c = R_{sh}L_T^2$.

확인 퀴즈

χ = 4.05 eV인 n-Si(N_D = 10¹⁶ cm⁻³, E_c − E_F = 0.21 eV)에 φ_m = 4.75 eV인 금속을 이상적으로 접촉시켰다. φ_Bn과 V_bi는?

$\phi_{Bn} = \phi_m - \chi = 0.70$ eV. 반도체 쪽 장벽은 $V_{bi} = \phi_{Bn} - (E_c-E_F)/q = 0.49$ V $= \phi_m - \phi_s$.

같은 n-Si에 대해 p형으로 바꿔 같은 금속을 붙이면 φ_Bp는 (이상적, E_g = 1.12 eV)?

$\phi_{Bp} = E_g/q - \phi_{Bn} = 1.12 - 0.70 = 0.42$ eV. n형 장벽이 큰 금속은 p형 장벽이 작다.

Si 쇼트키 장벽이 금속 일함수에 거의 무관하게 0.5~0.9 eV에 머무는 주된 이유는?

계면 준위 밀도가 크면 $S = d\phi_B/d\phi_m$가 작아진다. Si의 $S$는 약 0.1~0.3이다. 영상력 저하는 수십 meV 수준이다.

φ_B = 0.7 eV인 쇼트키와 같은 n쪽 도핑의 p⁺n 다이오드를 비교할 때 틀린 설명은?

쇼트키 전류는 다수 캐리어의 열전자 방출이다. 중성 영역에 저장된 소수 캐리어가 없어 역회복이 거의 없고 고속 스위칭에 유리하다.

Si에서 계면 전기장이 10⁵ V/cm에서 4×10⁵ V/cm로 커지면 영상력 장벽 저하 Δφ는?

$\Delta\phi \propto \sqrt{\mathcal{E}}$. 4배 전기장 → 2배 저하. 장벽 꼭대기 위치 $x_m \propto 1/\sqrt{\mathcal{E}}$는 절반으로 가까워진다.

TLM에서 R_T–d 직선의 기울기가 0.5 Ω/µm, 세로축 절편이 4 Ω이고 패드 폭이 100 µm이다. R_sh와 L_T는?

$R_{sh} = 0.5\,\Omega/\mu\text{m}\times100\,\mu\text{m} = 50$ Ω/□. 가로축 절편 $-2L_T = -4/0.5 = -8$ µm → $L_T = 4$ µm. $\rho_c = R_{sh}L_T^2 = 50\times(4\times10^{-4})^2 = 8\times10^{-6}$ Ω·cm².

진공 준위, 일함수, 전자 친화도

접촉: 쇼트키 장벽과 오믹 접촉

금속을 끌어다 반도체에 붙여 보기

공핍층, 전기장, 그리고 C–V

쇼트키 공핍층과 1/C²–V 그래프

페르미 준위 고정

일함수 차이 1.3 eV는 장벽 차이 몇 eV가 될까?

열전자 방출: 쇼트키 다이오드의 I–V

장벽을 넘는 전자와 I–V: 쇼트키 vs pn

영상력 장벽 저하

영상력 + 전기장 = 낮아진 장벽 (꼭대기를 끌어 내리기)

터널링과 오믹 접촉

접촉 비저항 10⁻⁸ Ω·cm² 뚫기

어떤 금속을 쓰는가: 실리사이드

접촉 저항 측정: TLM

TLM 측정점에 직선을 맞춰 Rsh와 Rc 뽑기

핵심 정리

확인 퀴즈

TLM 측정점에 직선을 맞춰 R_sh와 R_c 뽑기