Chapter 09

MOSFET

8장의 MOS 커패시터 양옆에 n⁺ 영역 두 개를 붙이면 현대 전자공학의 주인공, MOSFET이 된다. 게이트는 산화막 너머에서 반도체 표면의 전위를 움직여 소스와 드레인 사이의 에너지 장벽을 올렸다 내렸다 한다. 장벽이 높으면 전자가 넘어가지 못해 꺼지고, 장벽이 사라지면 표면에 생긴 반전층을 따라 전자가 흐른다. 이 장에서는 이 그림 하나에서 출발해 전류–전압 식을 유도하고, 문턱 이하 기울기와 바디 효과 같은 실제 특성을 시뮬레이터로 확인한 뒤, 측정 곡선에서 파라미터를 뽑고 CMOS 인버터까지 설계한다.

MOSFET을 게이트가 조절하는 n⁺–p–n⁺ 에너지 장벽으로 설명할 수 있다.
점진 채널 근사로 선형·포화 영역의 전류 식을 유도하고 핀치오프를 그림으로 설명한다.
문턱 이하 기울기 $SS = n\,(kT/q)\ln 10$의 의미와 바디 효과·이동도 열화·채널 길이 변조를 이해한다.
측정한 전달 곡선에서 선형 외삽법으로 $V_{th}$를, 로그 기울기로 $SS$를 추출한다.
CMOS 인버터의 전달 특성과 스위칭 문턱, 동적 전력 $\alpha C V_{DD}^2 f$를 계산한다.

구조와 동작 원리

MOSFET(Metal–Oxide–Semiconductor Field-Effect Transistor)은 단자가 넷이다. p형 기판(바디(Body)) 위에 얇은 산화막과 게이트(Gate)를 얹고, 게이트 양옆에 n⁺로 도핑한 소스(Source)와 드레인(Drain)을 만든다. 게이트 아래 소스와 드레인 사이의 거리가 채널 길이 $L$, 그와 수직인 폭이 $W$다. 이렇게 전자가 흐르는 소자를 nMOS, 도핑을 모두 뒤집어 정공이 흐르는 소자를 pMOS라 한다.

그림 9-1. n채널 MOSFET 단면. 게이트 전압이 문턱을 넘으면 산화막 바로 아래 p형 표면이 반전되어 소스와 드레인을 잇는 얇은 전자층(채널)이 생긴다. 반전층 아래에는 이온화된 억셉터만 남은 공핍층이 있다.

게이트에 전압을 걸지 않으면 소스–바디, 바디–드레인이 서로 반대로 놓인 pn 접합 두 개라서 어느 방향으로도 전류가 거의 흐르지 않는다. 에너지로 보면 n⁺ 소스의 전자 앞에 p형 채널이라는 언덕(장벽)이 서 있다. 게이트 전압 $V_{GS}$를 올리면 8장에서 본 것처럼 표면 전위 $\psi_s$가 커지고, 전자 에너지 $E_c$는 $-q\psi_s$만큼 내려간다. 즉 게이트는 소스 앞 장벽의 높이를 조절하는 손잡이다. 장벽을 넘는 전자의 수는 볼츠만 인자 $e^{-\Phi_B/kT}$를 따르므로, 장벽이 높은 동안 전류는 $V_{GS}$에 지수적으로 늘고(문턱 이하), 장벽이 거의 사라지면 이번엔 채널에 쌓인 전자의 양과 드리프트 속도가 전류를 정한다(강반전).

ANIMATION

소스 장벽을 넘는 전자: 채널 방향 에너지 밴드

게이트 전압 V_GS 드레인 전압 V_DS

재생

E_c (채널 방향)소스·드레인 E_F전자

소스 앞 장벽 Φ_B—

장벽을 넘는 전자 (애니메이션)—

실제 I_D (W/L = 10)—

동작 영역—

해볼 것: ① V_GS = 0에서는 장벽이 0.4 eV를 넘어 전자가 거의 넘어가지 못한다. ② V_GS를 0.1 V 올릴 때마다 장벽이 거의 같은 비율로 낮아지고 실제 전류는 약 한 자릿수씩 늘어난다(문턱 이하). ③ 문턱(약 0.46 V)을 넘으면 장벽은 소스 쪽에 조금만 남고, 채널 E_c가 드레인 쪽으로 기울어 전자가 드리프트로 흐른다. ④ 긴 채널에서는 V_DS를 바꿔도 소스 앞 장벽 높이가 변하지 않는다. 짧은 채널에서 이것이 깨지는 현상(DIBL)이 10장의 주제다. (전자 에너지 분포는 보기 쉽게 열에너지를 3배 과장했다. 장벽은 전하 시트 모델, N_A = 5×10¹⁷ cm⁻³, t_ox = 5 nm)

점진 채널 근사와 전류–전압 식

채널 전류를 계산하려면 2차원 포아송 방정식을 풀어야 하지만, 채널이 충분히 길면 큰 단순화가 가능하다. 게이트가 만드는 세로 전계 $\mathcal{E}_y$(산화막 1~10 nm에 걸린 수 V)가 드레인이 만드는 가로 전계 $\mathcal{E}_x$(수 µm에 걸린 수 V)보다 훨씬 크므로, 채널의 각 위치 $x$를 독립된 1차원 MOS 커패시터로 볼 수 있다. 이것이 점진 채널 근사(Gradual Channel Approximation, GCA)다. 위치 $x$의 채널 전위 $V(x)$는 소스에서 0, 드레인에서 $V_{DS}$이고, 그만큼 그 자리 MOS 커패시터의 실효 게이트 전압이 줄어든다.

ANIMATION

단계별 유도: 국소 전하에서 제곱 법칙까지

가정: $\mathcal{E}_y \gg \mathcal{E}_x$
국소 반전 전하 $Q_i(x)$
드리프트 전류는 어디서나 같다
채널을 따라 적분
최대점과 핀치오프
바디 전하 보정 $n$

1. 가정. 세로 전계가 가로 전계보다 훨씬 크면, 위치 $x$의 얇은 조각 $dx$는 채널 전위 $V(x)$만큼 소스보다 높은 곳에 놓인 MOS 커패시터와 같다. 반전에 필요한 게이트 전압은 $V_{th}+V(x)$로 올라간다.

2. 국소 전하. 문턱을 넘은 만큼만 반전 전자가 생긴다. $$Q_i(x) = -C_{ox}\,[\,V_{GS}-V_{th}-V(x)\,]$$ 드레인 쪽으로 갈수록 $V(x)$가 커져 전자층이 얇아진다(그림의 초록 곡선).

3. 드리프트 전류. 확산을 무시하면 $$I_D = -W\,\mu_n\,Q_i(x)\,\frac{dV}{dx}$$ 전류는 연속이므로 어디서나 같다. 전하가 얇은 곳에서는 전계(그림의 $dV/dx$)가 그만큼 커져 곱이 일정하게 유지된다.

4. 적분. 양변에 $dx$를 곱해 소스(0)에서 드레인($L$)까지 적분하면 $$I_D L = \mu_n C_{ox} W\!\int_0^{V_{DS}}\!(V_{GS}-V_{th}-V)\,dV$$ $$I_D = \mu_n C_{ox}\frac{W}{L}\Big[(V_{GS}-V_{th})V_{DS}-\tfrac12 V_{DS}^2\Big]$$ $V_{DS}$가 작으면 직선(저항), 커지면 포물선으로 휜다.

5. 핀치오프. 포물선은 $V_{DS}=V_{GS}-V_{th}$에서 최대다. 이때 드레인 끝의 $Q_i$가 0이 된다(핀치오프). 그 이상에서 식이 다시 줄어드는 것은 물리가 아니다. 남는 전압은 드레인 근처의 짧은 공핍 영역이 흡수하고 전류는 최대값에 머문다. $$I_{D,sat} = \frac{\mu_n C_{ox}}{2}\frac{W}{L}(V_{GS}-V_{th})^2$$

6. 바디 전하 보정. $V(x)$가 커지면 공핍층도 깊어져 반전 전하가 더 줄어든다. 선형화하면 $Q_i = -C_{ox}[V_{GS}-V_{th}-nV]$, $n = 1+C_{dep}/C_{ox}$ (보통 1.1~1.5)이고 $$V_{Dsat}=\frac{V_{GS}-V_{th}}{n},\quad I_{D,sat} = \frac{\mu_n C_{ox}}{2n}\frac{W}{L}(V_{GS}-V_{th})^2$$ 이 장의 시뮬레이터(SC.mosfet)가 쓰는 식이다.

목록을 누르거나 다음 버튼으로 넘긴다. 그림은 V_th = 0.5 V, V_GS = 1.5 V 소자다.

영역	조건 (nMOS)	드레인 전류	물리적 그림
차단	$V_{GS} \ll V_{th}$	누설 수준 (pA/µm 이하)	장벽이 높아 전자가 넘지 못함
문턱 이하 (약반전)	$V_{GS} < V_{th}$	$I_0\, e^{(V_{GS}-V_{th})/nV_T}\,(1-e^{-V_{DS}/V_T})$	장벽 넘기(확산 전류), 지수 의존
선형 (트라이오드)	$V_{GS}>V_{th},\ V_{DS}<V_{Dsat}$	$\beta[(V_{GS}-V_{th})V_{DS}-\tfrac n2 V_{DS}^2]$	채널 전체가 반전, 전압 제어 저항
포화	$V_{GS}>V_{th},\ V_{DS}\ge V_{Dsat}$	$\frac{\beta}{2n}(V_{GS}-V_{th})^2(1+\lambda V_{DS})$	드레인 끝 핀치오프, 전류원

여기서 $\beta = \mu_n C_{ox} W/L$, $V_T = kT/q$다. 표의 식들은 영역마다 따로지만, 실제 소자의 전류는 하나의 매끄러운 곡선이다. 이 책의 엔진은 EKV형 보간식으로 문턱 이하의 지수와 강반전의 제곱 법칙을 한 식에 담는다.

채널 전하와 핀치오프

GCA 식이 말하는 것을 단면으로 보자. $V_{DS}$를 올리면 드레인 쪽 채널 전위가 높아져 그 자리의 반전층이 얇아지고, 반대로 공핍층은 깊어진다. 전류가 연속이어야 하므로 전자는 얇아진 곳을 더 빨리 지나간다. $V_{DS}=V_{Dsat}$에서 드레인 끝의 반전층이 사라지는 핀치오프(Pinch-off)가 일어나고, 그 이상의 전압은 핀치오프 점과 드레인 사이의 짧은 공핍 영역에 걸린다. 전자는 핀치오프 점에 도착하면 강한 전계에 실려 드레인으로 쏟아진다. 전류가 멈추는 것이 아니다!

ANIMATION

반전층이 가늘어지고 끊기는 모습

V_GS V_DS

전자반전층공핍 영역

V_Dsat = (V_GS−V_th)/n—

동작 영역—

핀치오프 길이 ΔL / L—

I_D (W = 10 µm)—

해볼 것: ① V_DS를 0에서 천천히 올리면 드레인 쪽 반전층(보라)이 얇아지고 그 위 전자가 빨라진다. 아래 그래프의 |Q_i|/C_ox가 직선에서 휘는 모습을 보자. ② V_DS > V_Dsat이면 반전층이 드레인 앞에서 끊기고, 그 틈(ΔL)이 V_DS와 함께 길어진다. 이것이 채널 길이 변조다. ③ V_GS를 문턱(약 0.46 V) 아래로 내리면 반전층이 사라지고 전자가 드문드문 확산으로만 건너간다. (L = 0.3 µm, N_A = 5×10¹⁷ cm⁻³. 세로 방향은 과장했다. 전자 속도 ∝ 국소 전계, 밀도 ∝ |Q_i| → 선속은 어디서나 같다)

핀치오프 영역의 길이 $\Delta L$은 드레인 접합 공핍층처럼 $\Delta L \approx \sqrt{2\varepsilon_{si}(V_{DS}-V_{Dsat})/qN_A}$로 자란다. 실효 채널이 $L-\Delta L$로 짧아지니 포화 전류가 $V_{DS}$에 따라 조금씩 늘어난다. 이 채널 길이 변조(Channel Length Modulation, CLM)를 보통 $I_{D,sat}(1+\lambda V_{DS})$로 근사하고, $\lambda$는 $1/L$에 비례한다. 아날로그 회로에서 중요한 출력 저항 $r_o \approx 1/(\lambda I_D)$과 고유 이득 $g_m r_o$를 정하는 효과다.

I–V 특성 탐험

이제 전체 특성을 보자. 왼쪽은 $V_{GS}$를 바꿔 가며 그린 출력 특성(Output characteristics, I_D–V_DS), 오른쪽은 $V_{DS}$를 고정한 전달 특성(Transfer characteristics, I_D–V_GS)이다. 동작점(굵은 점)을 끌면 두 그래프가 함께 움직인다. 여기에 실제 소자에서 중요한 세 가지 2차 효과를 더했다.

바디 효과(Body effect): 소스–바디에 역바이어스 $V_{SB}$를 걸면 반전에 필요한 공핍 전하가 늘어 문턱이 오른다. $V_{th} = V_{th0} + \gamma\big(\sqrt{2\phi_F+V_{SB}}-\sqrt{2\phi_F}\big)$, $\gamma = \sqrt{2q\varepsilon_{si}N_A}/C_{ox}$.
이동도 열화(Mobility degradation): 게이트 전계가 세지면 전자가 표면에 더 눌려 표면 거칠기·포논 산란이 늘어난다. $\mu_{eff}=\mu_0/[1+\theta(V_{GS}-V_{th})]$. 강반전에서 제곱 법칙이 직선에 가까워진다.
채널 길이 변조: 포화 영역 곡선이 수평이 아니라 $\lambda$만큼 기운다.

SIMULATOR

출력·전달 특성과 끌 수 있는 동작점

차단문턱 이하선형포화

채널 길이 L 산화막 두께 t_ox 소스–바디 역바이어스 V_SB 이동도 열화 θ 채널 길이 변조 λ

전달 특성 축

동작점 V_GS / V_DS—

I_D—

V_th (바디 효과 포함)—

SS = n·60 mV/dec—

g_m—

고유 이득 g_mr_o—

해볼 것: ① 출력 특성 위의 점을 끌어 선형 → 포화로 옮기고 위 영역 표시가 바뀌는 경계(점선, V_DS = V_Dsat)를 확인한다. 전달 특성 그래프에서는 점을 좌우로 끌어 V_GS만 바꿀 수 있다. ② 로그 축에서 문턱 아래 직선의 기울기가 SS다. 60 mV/dec 기준선(점선)보다 항상 완만하다. ③ V_SB를 올리면 V_th가 오르고 곡선 전체가 오른쪽으로 밀린다. n도 줄어 SS가 약간 좋아진다. ④ θ를 키우면 큰 V_GS에서 곡선 간격이 좁아진다. ⑤ t_ox를 줄이면 C_ox가 커져 전류가 늘고 SS가 60에 가까워진다(이 모델에서 V_th도 함께 내려간다). (W = 10 µm, μ₀ = 400 cm²/Vs, N_A = 5×10¹⁷ cm⁻³, n⁺ 폴리 게이트, 긴 채널 모델)

문턱 이하 기울기와 ln 10

문턱 아래에서 전류는 장벽 넘기이므로 $I_D \propto e^{q\psi_s/kT}$이다. 그런데 게이트 전압이 표면 전위로 전부 전달되지는 않는다. 게이트–산화막–공핍층이 직렬 커패시터 분압기를 이루어 $\Delta\psi_s = \Delta V_{GS}/n$, $n = 1 + C_{dep}/C_{ox}$만 전달된다(그림 9-2). 전류를 10배(1 decade) 늘리려면 $\psi_s$가 $(kT/q)\ln 10$ 올라야 하므로

$$SS \equiv \frac{dV_{GS}}{d\log_{10} I_D} = n\,\frac{kT}{q}\,\ln 10 \;\approx\; n \times 60\ \text{mV/dec}\quad(300\ \text{K})$$

$kT/q = 25.85$ mV, $\ln 10 = 2.303$. 이상적인 $n=1$에서도 실온 SS는 59.5 mV/dec 아래로 내려갈 수 없다. 이 '볼츠만 한계'가 10장에서 다룰 전원 전압 스케일링의 벽이다.

그림 9-2. 문턱 이하에서 게이트 전압의 분압. 산화막 커패시턴스와 공핍 커패시턴스가 직렬이라 게이트가 표면 전위를 1:1로 움직이지 못한다. 그 비율의 역수가 기울기 계수 n이다.

왜 SS가 중요한가

디지털 회로는 켜졌을 때 전류 $I_{on}$은 크고 꺼졌을 때 $I_{off}$는 작아야 한다. $V_{th}$를 1 decade만큼 낮추어 속도를 얻으면 $I_{off}$가 10배 늘어난다. SS = 70 mV/dec이면 $I_{on}/I_{off} = 10^6$을 얻는 데만 문턱 아래로 0.42 V가 필요하다. 전원 전압이 1 V 아래로 내려온 뒤로 SS는 성능과 대기 전력을 함께 결정하는 숫자가 되었다.

PREDICT

채널 길이를 절반으로 줄이면 포화 전류는?

V_GS = 1.5 V로 포화 영역에서 동작하는 긴 채널 nMOS(L = 1 µm)가 있다. W와 다른 조건은 그대로 두고 L만 0.5 µm로 줄이면 I_D,sat는 어떻게 될까? 먼저 골라 보자.

답을 고르면 그래프가 나타난다.

비교 조건

I_D,sat 비 (짧은/긴)?

답을 고른 뒤 비교 조건을 '0.1 → 0.05 µm'로 바꿔 보자. 채널이 100 nm 이하로 짧아지면 무엇이 달라질까? (10장 예고)

측정 곡선에서 파라미터 뽑기

공정 엔지니어가 웨이퍼를 받으면 가장 먼저 하는 일이 전달 특성 측정이다. 드레인에 작은 전압(보통 50 mV)을 걸고 $V_{GS}$를 쓸어 $I_D$를 잰 뒤 두 가지 숫자를 뽑는다.

선형 외삽 문턱 전압(Linear extrapolation, V_th,LE): 선형 축 $I_D$–$V_{GS}$ 곡선에서 기울기 $g_m$이 가장 큰 점에 접선을 긋고, 접선이 $I_D=0$과 만나는 $V_{GS}$ 절편에서 $V_{DS}/2$를 뺀다. 선형 영역 식 $I_D \approx \beta(V_{GS}-V_{th}-\tfrac{1}{2}V_{DS})V_{DS}$의 절편이 $V_{th}+V_{DS}/2$이기 때문이다.
문턱 이하 기울기: 로그 축 곡선의 직선 부분에서 전류가 10배 변하는 데 필요한 전압. 노이즈 바닥이나 강반전으로 휘기 시작한 곳은 피해야 한다.

CHALLENGE

V_th와 SS를 추출하라

g_m 곡선 보기 (힌트)

왼쪽: 주황 점을 곡선 위에서 끌어 접선을 맞춘다. 오른쪽: 두 점(A, B)을 끌어 직선 구간의 기울기를 잰다.

내 V_th,LE = 절편 − V_DS/2—

내 SS—

기록0 / 0

합격 기준: V_th ±15 mV, SS ±4 mV/dec (정답은 같은 소자의 잡음 없는 곡선에 같은 방법을 적용한 값). 측정은 V_DS = 50 mV, 상대 잡음 약 2%, 계측 바닥 약 0.2 pA. 소자마다 V_th, n, θ가 다르다.

문턱 전압의 정의는 하나가 아니다

선형 외삽법 외에도 일정 전류법($I_D = 100\,\text{nA}\times W/L$이 되는 $V_{GS}$), $g_m$의 도함수가 최대인 점(이차 미분법) 등이 쓰인다. 같은 소자라도 방법에 따라 수십 mV가 다르므로, 데이터시트나 논문의 $V_{th}$를 비교할 때는 정의부터 확인해야 한다.

CMOS 인버터

nMOS와 pMOS를 위아래로 이으면 CMOS 인버터(Complementary MOS inverter)다. 입력이 0이면 pMOS가 켜지고 nMOS가 꺼져 출력이 $V_{DD}$로, 입력이 $V_{DD}$이면 반대로 출력이 0으로 간다. 어느 상태에서든 한쪽 트랜지스터가 꺼져 있어 정적 전류가 (누설을 빼면) 흐르지 않는다. 이것이 CMOS가 디지털 회로를 평정한 이유다.

그림 9-3. CMOS 인버터. 두 트랜지스터의 게이트가 입력, 드레인이 출력으로 묶여 있다. 출력 노드의 부하 커패시턴스 C_L을 충·방전하는 데 드는 에너지가 동적 전력의 근원이다.

입력이 중간 값일 때 두 트랜지스터는 모두 켜져 같은 전류를 나눠 흐른다($I_{Dn} = |I_{Dp}|$). 이 조건을 $V_{out}$에 대해 풀면 전압 전달 특성(VTC)이 나온다. 입력과 출력이 같아지는 점이 스위칭 문턱 $V_M$이다. 두 소자가 모두 포화일 때 제곱 법칙으로 풀면

$$V_M = \frac{V_{thn} + r\,(V_{DD}-|V_{thp}|)}{1+r},\qquad r = \sqrt{\frac{\beta_p}{\beta_n}} = \sqrt{\frac{\mu_p W_p}{\mu_n W_n}}$$

$V_{thn} = |V_{thp}|$이면 $r=1$일 때 $V_M = V_{DD}/2$. 정공 이동도가 전자의 1/2~1/3이므로 pMOS를 그만큼 넓게 만든다($W_p/W_n \approx \mu_n/\mu_p$).

CHALLENGE

V_M = V_DD/2 인버터 설계

크기 비 W_p/W_n 전원 전압 V_DD 부하 C_L 클록 f

스위칭 문턱 V_M—

잡음 여유 NM_L / NM_H—

관통 전류 최대—

동적 전력 C_LV_DD²f—

목표: W_p/W_n를 조절해 V_M을 V_DD/2 ± 10 mV에 맞춰라. 그래프 위의 점을 좌우로 끌면 입력 V_in이 바뀌고 그때의 관통 전류(주황)를 읽을 수 있다. V_DD를 바꾸면 최적 비율이 그대로인지도 확인해 보자. (W_n = 1 µm, L = 0.25 µm, t_ox = 4 nm, μ_n = 400, μ_p = 160 cm²/Vs, |V_th| = 0.45 V, λ = 0.1 V⁻¹)

인버터가 소비하는 전력은 세 갈래다. (1) 출력이 0 → $V_{DD}$ → 0으로 한 번 오갈 때마다 $C_L V_{DD}^2$의 에너지가 열로 사라지는 동적 전력 $P_{dyn} = \alpha C_L V_{DD}^2 f$ ($\alpha$는 활동률), (2) 입력이 전환되는 짧은 순간 두 트랜지스터가 동시에 켜져 흐르는 관통 전류, (3) 꺼진 트랜지스터의 누설 전류. $V_{DD}^2$ 의존 때문에 전원 전압을 낮추는 것이 가장 강력한 절전책이지만, 그러려면 $V_{th}$도 함께 낮춰야 하고 그 대가는 SS가 정하는 누설 증가다. 이 줄다리기가 다음 장 스케일링 이야기의 출발점이다.

더 깊이: 지연 시간

인버터 지연은 대략 $t_p \approx C_L V_{DD}/(2 I_{on})$이다. $I_{on}\propto (V_{DD}-V_{th})^{\alpha}$ (긴 채널 $\alpha=2$, 속도 포화된 짧은 채널 $\alpha\approx 1.2\sim1.3$, 사쿠라이의 알파 멱 법칙)이므로 $V_{DD}$가 $V_{th}$에 가까워지면 지연이 급격히 늘어난다. 전력–지연 곱 $C_L V_{DD}^2$을 줄이면서 속도를 지키는 것이 저전력 설계의 핵심이다.

핵심 정리

MOSFET은 게이트가 표면 전위로 소스 앞 장벽을 조절하는 n⁺–p–n⁺ 구조다. 문턱 아래는 장벽 넘기(지수), 위는 반전층 드리프트(제곱 법칙)다.
점진 채널 근사: $Q_i(x) = -C_{ox}[V_{GS}-V_{th}-nV(x)]$와 $I_D = -W\mu Q_i\,dV/dx$를 적분하면 $I_D=\beta[(V_{GS}-V_{th})V_{DS}-\tfrac n2V_{DS}^2]$, 포화는 $\tfrac{\beta}{2n}(V_{GS}-V_{th})^2$.
$V_{DS}\ge V_{Dsat}$이면 드레인 끝이 핀치오프되고 남는 전압은 짧은 공핍 영역에 걸린다. 그 길이 변화가 채널 길이 변조 $\lambda$다.
$SS = n(kT/q)\ln10 \ge 60$ mV/dec(300 K), $n = 1 + C_{dep}/C_{ox}$. 바디 효과는 $\gamma(\sqrt{2\phi_F+V_{SB}}-\sqrt{2\phi_F})$만큼 $V_{th}$를 올린다.
$V_{th}$는 선형 영역 최대 $g_m$ 접선의 절편 − $V_{DS}/2$, SS는 로그 축 직선 구간의 기울기로 추출한다.
CMOS 인버터는 $W_p/W_n\approx\mu_n/\mu_p$로 $V_M=V_{DD}/2$를 맞추고, 동적 전력은 $\alpha C_LV_{DD}^2f$다.

확인 퀴즈

포화 영역에서 V_DS를 더 올려도 (긴 채널) I_D가 거의 늘지 않는 이유는?

반전된 채널 구간은 항상 0~V_Dsat의 전위차만 보므로 전류도 그대로다. 핀치오프 영역이 약간 길어져 실효 L이 줄어드는 만큼만 늘어난다(λ).

n = 1.3인 MOSFET의 300 K 문턱 이하 기울기는 약 얼마인가?

SS = n·(kT/q)·ln10 = 1.3 × 25.85 mV × 2.303 ≈ 77 mV/dec.

긴 채널 MOSFET에서 W를 2배, L을 2배로 하면 포화 전류는?

I_D,sat ∝ W/L이므로 변하지 않는다. 다만 게이트 면적이 4배라 게이트 커패시턴스는 4배가 되어 느려진다.

nMOS의 소스–바디 역바이어스 V_SB를 키우면?

반전 조건에서 표면 전위가 2φ_F + V_SB로 커지고 공핍 전하가 √(2φ_F+V_SB)에 비례해 늘어나 게이트가 더 많은 전압을 써야 한다(바디 효과).

V_DS = 50 mV로 측정한 전달 곡선에서 최대 g_m 접선의 절편이 0.525 V였다. 선형 외삽 V_th는?

V_th,LE = 절편 − V_DS/2 = 0.525 − 0.025 = 0.500 V.

같은 회로에서 V_DD를 1.0 V에서 0.8 V로 낮추면(주파수 동일) 동적 전력은?

P_dyn ∝ V_DD²이므로 0.8² = 0.64. 다만 I_on이 줄어 같은 주파수를 유지하려면 V_th를 낮춰야 할 수 있고, 그만큼 누설이 늘어난다.

영역	조건 (nMOS)	드레인 전류	물리적 그림
차단	\(V_{GS} \ll V_{th}\)	누설 수준 (pA/µm 이하)	장벽이 높아 전자가 넘지 못함
문턱 이하 (약반전)	\(V_{GS} < V_{th}\)	\(I_0\, e^{(V_{GS}-V_{th})/nV_T}\,(1-e^{-V_{DS}/V_T})\)	장벽 넘기(확산 전류), 지수 의존
선형 (트라이오드)	\(V_{GS}>V_{th},\ V_{DS}<V_{Dsat}\)	\(\beta[(V_{GS}-V_{th})V_{DS}-\tfrac n2 V_{DS}^2]\)	채널 전체가 반전, 전압 제어 저항
포화	\(V_{GS}>V_{th},\ V_{DS}\ge V_{Dsat}\)	\(\frac{\beta}{2n}(V_{GS}-V_{th})^2(1+\lambda V_{DS})\)	드레인 끝 핀치오프, 전류원

구조와 동작 원리

소스 장벽을 넘는 전자: 채널 방향 에너지 밴드

점진 채널 근사와 전류–전압 식

단계별 유도: 국소 전하에서 제곱 법칙까지

채널 전하와 핀치오프

반전층이 가늘어지고 끊기는 모습

I–V 특성 탐험

출력·전달 특성과 끌 수 있는 동작점

문턱 이하 기울기와 ln 10

채널 길이를 절반으로 줄이면 포화 전류는?

측정 곡선에서 파라미터 뽑기

Vth와 SS를 추출하라

CMOS 인버터

VM = VDD/2 인버터 설계

핵심 정리

확인 퀴즈

V_th와 SS를 추출하라

V_M = V_DD/2 인버터 설계