Chapter 08

MOS 커패시터

금속(게이트)–산화막–반도체를 겹친 MOS 구조는 현대 전자 산업 전체를 떠받치는 단 하나의 구조다. 산화막이 전류를 막으므로 게이트는 반도체에 전기장만 건다. 그 전기장이 반도체 표면의 캐리어를 쫓아내기도 하고(공핍), 반대 종류의 캐리어를 불러 모아 얇은 '채널'을 만들기도 한다(반전). 이 장에서는 게이트 전압에 따라 표면의 밴드가 어떻게 휘고 전하가 어떻게 쌓이는지 정확히 계산하고, 그 결과가 드러나는 C–V 곡선을 읽는 법을 익힌다. 다음 장의 MOSFET은 이 커패시터에 소스와 드레인을 붙인 것에 불과하다.

이상적 MOS의 평탄대 조건과 일함수 차 $\phi_{ms}$를 이해한다.
게이트 전압에 따라 축적 → 공핍 → 약반전 → 강반전으로 바뀌는 밴드 휨, 전하, 전기장을 그린다.
표면 전위 $\psi_s$와 반도체 전하 $Q_s$의 정확한 관계, 그리고 강반전에서 $\psi_s$가 $2\phi_F$ 근처에 묶이는 이유를 설명한다.
문턱 전압 $V_{th} = V_{fb} + 2\phi_F + Q_d/C_{ox}$의 각 항을 계산하고 게이트 재료·도핑·산화막 두께의 영향을 안다.
저주파·고주파·깊은 공핍 C–V 곡선을 구별하고, C–V 곡선에서 $t_{ox}$, $N_{sub}$, $V_{fb}$를 추출한다.
고정 전하·이동 이온·계면 트랩이 C–V를 옮기거나 늘이는 방식과 고유전율 게이트의 EOT를 이해한다.

MOS 구조와 이상적 MOS

MOS 커패시터는 반도체 기판 위에 얇은 절연막(대개 SiO₂, $\varepsilon_{ox} = 3.9\varepsilon_0$)을 키우고 그 위에 게이트 전극(금속 또는 고농도 폴리실리콘)을 올린 구조다. 기판 뒷면은 오믹 접촉으로 접지하고, 게이트에 전압 $V_G$를 건다. 산화막의 단위 면적 용량이 이 구조의 기본 눈금이다.

$$C_{ox} = \frac{\varepsilon_{ox}}{t_{ox}}, \qquad t_{ox} = 5\ \text{nm} \;\Rightarrow\; C_{ox} = 0.69\ \mu\text{F/cm}^2$$

그림 8-1. MOS 커패시터. 산화막은 전류를 거의 흘리지 않으므로, 정상 상태에서 반도체 내부는 언제나 열평형(페르미 준위가 평평)이다. 게이트 전압은 산화막과 반도체 표면에 나뉘어 걸린다.

교과서의 이상적 MOS는 세 가지를 가정한다. ① 게이트와 반도체의 일함수가 같다($\phi_{ms} = 0$). ② 산화막 안과 계면에 전하가 없다. ③ 산화막은 완벽한 절연체다. 이때 $V_G = 0$에서 밴드가 평평하다. 실제로는 일함수가 다르므로 밴드를 평평하게 만들려면 $\phi_{ms}$만큼 전압을 걸어야 한다. 이 전압이 평탄대 전압(Flat-band voltage, $V_{fb}$)이다.

$$V_{fb} = \phi_{ms} - \frac{Q_{ox}}{C_{ox}}, \qquad \phi_{ms} = \phi_m - \phi_s = \phi_m - \left(\chi + \frac{E_g}{2q} + \phi_F\right)\ \ (\text{p형}), \qquad \phi_F = \frac{kT}{q}\ln\frac{N_A}{n_i}$$

$\phi_F$: 벌크 페르미 준위와 진성 준위의 차(전위). n⁺ 폴리 게이트는 $\phi_m \approx \chi$이므로 p-Si 위에서 $\phi_{ms} = -(E_g/2q + \phi_F)$. $N_A = 10^{17}$ cm⁻³이면 $\phi_F = 0.415$ V, $\phi_{ms} = V_{fb} = -0.977$ V. $Q_{ox}$는 Si 계면에 있다고 본 산화막 전하(C/cm²).

그림 8-2. 평탄대($V_G = V_{fb}$)에서 n⁺ 폴리/SiO₂/p-Si의 밴드. 게이트 전압 $V_{fb}$가 두 페르미 준위의 차 $q\phi_{ms}$를 정확히 메워 반도체와 산화막 어디에도 전기장이 없다. 산화막의 전도대는 Si보다 3.1 eV, 가전자대는 약 4.6 eV 떨어져 있어 전자·정공 모두를 막는다.

축적, 공핍, 반전

p형 기판을 기준으로 게이트 전압을 $V_{fb}$에서부터 바꿔 보자. 표면 전위 $\psi_s$(표면과 벌크의 정전 전위 차)를 쓰면 상태를 깔끔하게 나눌 수 있다. 전자 에너지는 $-q\psi$이므로 $\psi_s > 0$이면 표면의 밴드가 아래로 휜다.

축적(Accumulation), $V_G < V_{fb}$, $\psi_s < 0$: 음의 게이트가 다수 캐리어인 정공을 표면으로 끌어당긴다. 정공 농도는 $e^{-q\psi_s/kT}$로 늘어나므로 수 nm 두께의 얇은 층에 모인다.
공핍(Depletion), $0 < \psi_s < \phi_F$: 양의 게이트가 정공을 밀어내 이온화된 억셉터(−)만 남는다. 공핍층 폭 $W = \sqrt{2\varepsilon_s\psi_s/qN_A}$.
약반전(Weak inversion), $\phi_F < \psi_s < 2\phi_F$: 표면에서 $E_i$가 $E_F$ 아래로 내려가 전자가 정공보다 많아진다. 하지만 아직 억셉터 전하가 압도적이다.
강반전(Strong inversion), $\psi_s > 2\phi_F$: 표면 전자 농도가 벌크 정공 농도 $N_A$를 넘는다. 전자층(반전층, 채널)이 게이트 전하 증가분을 거의 모두 받아 내고 공핍층 폭은 $W_{\max}$에서 멈춘다.

SIMULATOR

게이트 전압으로 밴드·전하·전기장 움직이기

게이트의 주황 점(E_F)을 위아래로 끌기

게이트 전압 V_G

기판

기판 도핑 N_sub 산화막 t_ox

상태—

표면 전위 ψ_s—

V_fb / V_th—

반전 전하 |Q_inv|/q—

공핍층 폭 W—

산화막 전기장—

해볼 것: ① V_fb 버튼을 누르면 밴드가 평평해진다(n⁺ 폴리/p-Si는 V_fb ≈ −1 V). ② V_G를 더 낮추면 표면에 정공이 몰리고(축적), 올리면 정공이 밀려나 억셉터 이온(−)만 남는다(공핍). ③ V_th를 넘기면 표면 E_c가 E_F에 다가가며 전자(파란 점)가 모인다. 이때부터 V_G를 1 V 더 올려도 ψ_s와 W는 거의 그대로이고 산화막 전기장과 반전 전하만 늘어난다. ④ 전하 그림에서 게이트 전하 Q_G가 항상 반도체 전하(Q_d + Q_inv)와 크기가 같은지 확인하자. ⑤ 산화막 안 전기장은 Si 표면 전기장의 ε_s/ε_ox = 3배다. (정확한 포아송 해, 산화막 밴드는 3.1 eV를 줄여 그림)

그림 8-3. p-Si MOS의 세 상태 요약. 반도체 내부의 페르미 준위는 항상 평평하다(전류가 없으므로). 밴드만 표면에서 휘어 표면의 캐리어 농도를 지수적으로 바꾼다.

표면 전위와 반도체 전하

공핍 근사 없이 정확히 풀 수도 있다. 반도체 안에서 포아송 방정식 $d^2\psi/dx^2 = -\rho/\varepsilon_s$에 볼츠만 분포 $p = N_Ae^{-q\psi/kT}$, $n = (n_i^2/N_A)e^{q\psi/kT}$을 넣고 한 번 적분하면 표면 전기장, 따라서 가우스 법칙으로 반도체 전체의 단위 면적 전하 $Q_s = -\varepsilon_s\mathcal{E}_s$가 나온다.

$$Q_s = \mp\frac{\sqrt2\,\varepsilon_s kT}{qL_D}\,F\!\left(\frac{q\psi_s}{kT}\right), \qquad F(u) = \sqrt{\left(e^{-u} + u - 1\right) + \frac{n_i^2}{N_A^2}\left(e^{u} - u - 1\right)}, \qquad L_D = \sqrt{\frac{\varepsilon_s kT}{q^2N_A}}$$

부호는 $\psi_s > 0$이면 −. 첫째 괄호는 정공과 억셉터(축적·공핍), 둘째 괄호는 전자(반전)의 몫이다. $n_i^2/N_A^2$는 아주 작지만(10¹⁷ cm⁻³에서 $10^{-14}$) $e^u$가 그것을 이기는 순간이 $u \approx 2\ln(N_A/n_i)$, 즉 $\psi_s \approx 2\phi_F$다. 게이트 전압은 $V_G = V_{fb} + \psi_s - Q_s/C_{ox}$.

PREDICT

문턱을 넘은 뒤 ψ_s는 얼마나 더 올라갈까?

p-Si(10¹⁷ cm⁻³), t_ox = 5 nm인 MOS에서 V_G를 V_th(이때 ψ_s = 2φ_F = 0.83 V)보다 2 V 더 올렸다. 표면 전위 ψ_s는 얼마가 될까?

반전 전자 농도는 $e^{q\psi_s/kT}$로 늘어나므로 ψ_s가 kT/q·ln10 ≈ 60 mV 오를 때마다 표면 전자가 10배가 된다. 그래서 ψ_s가 조금만 올라도 반전 전하가 게이트 전하 증가분을 모두 감당하고, 나머지 전압은 산화막에 걸린다(정확한 계산값 1.03 V). 아래 그래프에서 ψ_s–V_G 곡선이 2φ_F 위에서 거의 수평이 되는 것을 확인하자. 이 '고정'이 문턱 전압 정의의 근거이자, 반전층을 게이트 용량으로 다루는 MOSFET 모델 $Q_{inv} \approx -C_{ox}(V_G - V_{th})$의 근거다.

먼저 위에서 답을 골라 보세요.

V_G 커서 기판 도핑 N_A 산화막 t_ox

정확한 해소수 캐리어 없음 (공핍만)

커서 ψ_s—

ψ_s(V_th+2 V) − 2φ_F—

|Q_s|—

반전 / 공핍 전하—

아래 그래프의 |Q_s|는 로그 눈금이다. 축적(ψ_s < 0)에서는 e^q|ψs|/2kT로, 공핍에서는 √ψ_s로, 강반전에서는 다시 e^qψs/2kT로 자란다. 점선(소수 캐리어를 뺀 깊은 공핍)과 실선이 갈라지는 곳이 반전의 시작이다.

문턱 전압

강반전이 시작되는 게이트 전압을 문턱 전압(Threshold voltage, $V_{th}$)이라 한다. 고전적 정의는 $\psi_s = 2\phi_F$, 즉 표면 전자 농도가 벌크 정공 농도와 같아지는 순간이다. 이때 반도체 전하는 최대 공핍 전하 $Q_{d,\max} = -qN_AW_{\max}$이고 반전 전하는 아직 무시할 만하다. $V_G = V_{fb} + \psi_s - Q_s/C_{ox}$에 넣으면 다음을 얻는다.

$$V_{th} = V_{fb} + 2\phi_F + \frac{\sqrt{2q\varepsilon_sN_A\,(2\phi_F)}}{C_{ox}} = \phi_{ms} - \frac{Q_{ox}}{C_{ox}} + 2\phi_F + \gamma\sqrt{2\phi_F}, \qquad \gamma = \frac{\sqrt{2q\varepsilon_sN_A}}{C_{ox}}$$

$\gamma$: 바디 효과 계수(V^1/2). n형 기판(pMOS)이면 $2\phi_F$와 공핍 전하 항의 부호가 −가 된다. 기판에 역바이어스 $V_{SB}$를 걸면 $2\phi_F \to 2\phi_F + V_{SB}$로 바뀌어 문턱이 오른다(바디 효과, 9장).

SIMULATOR

문턱 전압 폭포 그래프: 각 항이 얼마씩 기여하나

기판

기판 도핑 N_sub 산화막 t_ox

게이트

금속 일함수 φ_m 산화막 전하 Q_ox/q

미션: 금속 게이트로 nMOS V_th = 0.30 ± 0.03 V, t_ox ≤ 2 nm 만들기

φ_ms—

V_fb—

V_th—

γ / W_max—

해볼 것: ① n⁺ 폴리/p-Si(10¹⁷)는 φ_ms ≈ −0.98 V가 2φ_F + Q_d/C_ox를 거의 상쇄해 V_th ≈ 0.1 V다. 같은 n⁺ 폴리를 n-Si(pMOS)에 쓰면 문턱이 너무 음으로 간다. 그래서 CMOS는 nMOS에 n⁺, pMOS에 p⁺ 폴리를 쓰는 '듀얼 폴리'를 썼다. ② 산화막을 얇게 하면 Q_d/C_ox 항이 줄어 문턱이 0 근처로 모인다. ③ 금속 게이트에서는 일함수(TiN ≈ 4.5~4.7 eV, 알루미늄·란타넘 첨가로 조절)가 문턱을 정하는 손잡이가 된다. ④ 양의 고정 전하는 V_fb를 −Q_ox/C_ox만큼 낮춘다.

게이트 재료	φ_m (eV)	φ_ms, p-Si 10¹⁷	φ_ms, n-Si 10¹⁷	쓰임
n⁺ 폴리 Si	4.05	−0.98	−0.15	nMOS (듀얼 폴리, ~45 nm 세대까지)
p⁺ 폴리 Si	5.17	+0.15	+0.98	pMOS
Al	4.28	−0.75	+0.08	초기 MOS (1960년대)
TiN	~4.5~4.7	~−0.5	~+0.4	HKMG 일함수 금속 (조성·두께로 조절)
W	4.55	−0.48	+0.35	미드갭 게이트

C–V 특성

MOS 커패시터의 가장 중요한 측정은 직류 게이트 전압 $V_G$를 천천히 쓸면서 작은 교류 신호(수십 mV)로 용량을 재는 C–V다. 측정되는 용량은 산화막 용량과 반도체 용량 $C_s = |dQ_s/d\psi_s|$의 직렬 연결이다.

$$\frac{1}{C} = \frac{1}{C_{ox}} + \frac{1}{C_s}, \qquad C_{FB} = \frac{1}{1/C_{ox} + L_D/\varepsilon_s}, \qquad C_{\min}^{HF} = \frac{1}{1/C_{ox} + W_{\max}/\varepsilon_s}, \qquad W_{\max} = \sqrt{\frac{4\varepsilon_s\phi_F}{qN_A}}$$

이 책의 기준 소자(p-Si 10¹⁷, t_ox 5 nm)에서 $C_{FB}/C_{ox} = 0.537$, $C_{\min}^{HF}/C_{ox} = 0.126$, $W_{\max} = 104$ nm.

축적에서는 교류 전하가 표면의 정공층(두께 ~nm)에서 오가므로 $C \approx C_{ox}$다. 공핍에서는 공핍층 가장자리에서 정공이 들락거리므로 $W$만큼 두꺼운 유전체가 직렬로 붙어 $C$가 줄어든다. 강반전에서는 누가 교류 전하를 담당하느냐에 따라 세 가지 곡선이 갈린다.

저주파(LF, 준정적): 반전층 전자가 신호를 따라올 만큼 느리면(대개 < 10~100 Hz, 소수 캐리어는 공핍층의 열 생성으로만 공급되어 느리다) 교류 전하가 다시 표면에서 오가므로 $C \to C_{ox}$로 회복한다.
고주파(HF, 보통 1 MHz): 반전층 전자는 따라오지 못하고 공핍층 가장자리만 반응하므로 $C = C_{\min}$에 머문다. 직류 반전층은 존재한다(천천히 쓸므로).
깊은 공핍(Deep depletion): 직류 전압마저 빨리 쓸면 반전층이 만들어질 시간이 없어 공핍층이 $W_{\max}$를 넘어 계속 넓어지고 $C$가 $C_{\min}$ 아래로 떨어진다. 시간이 지나면 열 생성으로 반전층이 차며 HF 곡선으로 돌아온다(이 회복 시간으로 생성 수명을 잰다: 제르브스트 방법).

ANIMATION

C–V 스윕: 누가 교류 신호에 답하는가

측정 방식 (움직이는 점)

기판 도핑 N_A 산화막 t_ox

저주파고주파깊은 공핍

V_G / C/C_ox—

C_ox—

C_FB/C_ox · C_min/C_ox—

교류 신호에 답하는 전하—

위 띠는 소자 단면이다. 회색 공핍층의 폭과, 교류 신호에 맞춰 깜빡이는 전하(노란 띠)의 위치를 보자. 교류 전하가 산화막 바로 아래에서 오가면 C ≈ C_ox, 깊은 곳(공핍층 가장자리)에서 오가면 C가 작다. ① 고주파·강반전에서 전자층이 있는데도 C가 C_min인 이유를 설명해 보자. ② 산화막을 두껍게 하면 C_min/C_ox가 커지고(산화막이 직렬 용량을 지배), 도핑을 올리면 W_max가 줄어 역시 커진다.

C–V 곡선으로 소자 읽기

C–V 측정 하나로 산화막 두께, 기판 도핑, 평탄대 전압(따라서 산화막 전하)을 모두 얻는다. 순서는 이렇다.

$t_{ox}$: 강한 축적의 $C_{\max} \approx C_{ox}$를 면적으로 나눠 $t_{ox} = \varepsilon_{ox}A/C_{\max}$. (얇은 막은 축적층 두께와 양자 효과로 $C_{\max}$가 $C_{ox}$보다 조금 작다.)
$N_A$: 고주파 최소 용량에서 $W_{\max} = \varepsilon_s(1/C_{\min} - 1/C_{ox})$를 구하고, $W_{\max} = \sqrt{4\varepsilon_s\phi_F/qN_A}$를 $N_A$에 대해 푼다($\phi_F$가 $N_A$에 로그로 의존하므로 두세 번 반복). 깊이별 도핑은 깊은 공핍 곡선의 $1/C^2$ 기울기로 구한다.
$V_{fb}$: $N_A$로 $L_D$와 $C_{FB}$를 계산하고, 곡선에서 $C = C_{FB}$인 전압을 읽는다. 이상적 $\phi_{ms}$와의 차이로 $Q_{ox} = C_{ox}(\phi_{ms} - V_{fb})$를 얻는다.

CHALLENGE

측정된 고주파 C–V에서 t_ox, N_A, V_fb 맞히기

그래프를 끌어 커서로 값 읽기

추정 t_ox 추정 N_A 추정 V_fb 내 추정으로 계산한 곡선 겹쳐 보기

p-Si, n⁺ 폴리 게이트, 면적 A = 100 µm × 100 µm, 1 MHz. 허용 오차: t_ox ±7%, N_A ×1.4, V_fb ±0.08 V.

커서 V_G / C—

추정이 주는 C_ox—

추정이 주는 C_min—

추정이 주는 C_FB—

힌트: ε_ox = 3.45×10⁻¹³ F/cm, ε_s = 1.04×10⁻¹² F/cm, A = 10⁻⁴ cm². C_max = 69 pF이면 t_ox = 5 nm. 측정한 C_max는 축적층 두께 때문에 C_ox보다 1~3% 작다. 겹쳐 보기를 켜면 쉬워지지만, 먼저 커서로 C_max·C_min을 읽고 식으로 계산해 보자. V_fb는 N_A를 알아야 C_FB를 계산할 수 있다는 점이 핵심이다.

산화막 전하와 계면 트랩

실제 Si/SiO₂ 계에는 네 종류의 전하가 있다(Deal의 분류, 1980). 산화막 전하는 그 위치에 따라 게이트 전압을 다르게 옮긴다. 전하가 게이트 쪽에 있으면 게이트가 거의 다 받아 내 영향이 작고, Si 계면에 있으면 반도체가 받아 내야 하므로 영향이 크다.

$$\Delta V_{fb} = -\frac{1}{C_{ox}}\int_0^{t_{ox}}\frac{x}{t_{ox}}\,\rho_{ox}(x)\,dx = -\frac{Q\,\bar{x}}{C_{ox}\,t_{ox}}$$

$x$는 게이트 계면에서 잰 거리, $\bar{x}$는 전하 중심. Si 계면($\bar x = t_{ox}$)의 전하가 가장 크게 영향을 준다. 같은 전하라도 산화막이 얇을수록($C_{ox}$ 클수록) 이동이 작다.

그림 8-4. 산화막 전하의 종류. Q_f(고정 전하): Si 계면 2 nm 이내의 불완전 산화 Si, 양전하, 산화·어닐 조건으로 정해지며 (100)면이 (111)면보다 작다. Q_m(이동 이온): Na⁺·K⁺ 오염, 온도와 전기장에 따라 산화막 속을 움직인다. Q_ot: 방사선·고전계 스트레스로 갇힌 전자·정공. Q_it: 계면의 댕글링 본드(P_b 센터), 밴드갭 안에 준위를 만들어 표면 전위에 따라 전하가 바뀐다. 수소 어닐(포밍 가스)로 10¹⁰ cm⁻²eV⁻¹ 수준까지 줄인다.

1960년대 초 MOS 소자가 실용화되지 못한 가장 큰 이유가 나트륨 오염이었다. 문턱 전압이 시간과 온도에 따라 떠다녔기 때문이다. 이를 진단하는 방법이 BTS(Bias-temperature stress)다. 200 °C 근처에서 게이트에 +전압을 몇 분 걸면 Na⁺가 Si 계면으로 몰려가 C–V가 음의 방향으로 옮겨지고, −전압을 걸면 게이트 쪽으로 돌아와 원래대로 돌아온다. 두 곡선의 차이가 $Q_m$이다. 오늘날은 클린룸·HCl 산화·인 유리(PSG) 게터링으로 $10^{10}$ cm⁻² 아래로 관리한다.

계면 트랩은 다르게 작용한다. 표면 전위가 바뀔 때 트랩의 점유가 바뀌어(트랩 준위가 $E_F$ 아래로 내려오면 채워짐) 추가 전하 $Q_{it}(\psi_s) \approx -qD_{it}(\psi_s - \phi_F)$가 생긴다. 같은 $\psi_s$를 만들려면 게이트 전압이 더 필요하므로 C–V가 평행 이동하지 않고 옆으로 늘어진다(stretch-out). 고주파에서는 트랩이 신호를 따라오지 못해 늘어짐만, 저주파에서는 $C_{it} = q^2D_{it}$가 용량에도 더해진다. 이 차이로 $D_{it}$를 재는 것이 고–저주파법이다.

ANIMATION

BTS 실험: 이동 이온을 끌고 다니며 C–V 옮기기

고정 전하 Q_f/q 이동 이온 Na⁺ 계면 트랩 D_it

이온 중심 x̄/t_ox—

ΔV_fb: Q_f / Q_m—

총 ΔV_fb—

늘어짐 (C/C_ox 0.8→0.3 폭)—

소자: p-Si 5×10¹⁶ cm⁻³, t_ox = 20 nm, n⁺ 폴리. 점선이 이상적 곡선, 실선이 현재 곡선이다. ① +BTS를 누르면 Na⁺가 Si 계면으로 이동하며 C–V가 왼쪽으로 미끄러진다. −BTS로 되돌려 보자. ② 고정 전하는 위치가 Si 계면으로 고정되어 곡선을 그대로 평행 이동시킨다. ③ D_it를 올리면 곡선이 평행 이동 대신 완만하게 늘어진다. 실제 측정에서 이 늘어짐을 보면 계면 품질이 나쁘다는 신호다.

고유전율 게이트와 EOT

트랜지스터가 작아지면서 $C_{ox}$를 키우려고 SiO₂를 얇게 만들어 왔다. 그런데 1.5 nm(실리콘 원자 몇 층) 아래에서는 전자가 산화막을 직접 터널링해 누설 전류가 0.2 nm 얇아질 때마다 약 10배씩 늘어난다. 해결책은 유전율이 큰 물질로 물리적으로는 두껍게, 전기적으로는 얇게 만드는 것이다. 성능은 SiO₂로 환산한 두께인 등가 산화막 두께(EOT, Equivalent oxide thickness)로 비교한다.

$$\text{EOT} = t_{IL} + t_{hk}\,\frac{3.9}{k_{hk}}, \qquad J_g \propto \exp\!\left(-2\sum_i\kappa_it_i\right), \qquad \kappa_i = \frac{\sqrt{2m_i^*\,q\Delta E_{c,i}}}{\hbar}$$

$t_{IL}$: Si 계면에 불가피하게 생기는 SiO₂ 계면층(0.3~1 nm). 직접 터널링(WKB) 누설은 두께와 장벽 높이 $\Delta E_c$(Si 전도대와의 차), 터널 유효 질량에 지수적으로 의존한다. 그래서 k만 크다고 좋은 게 아니다. 밴드갭이 작아 $\Delta E_c$가 작은 물질(TiO₂)은 두꺼워도 샌다.

SIMULATOR

고유전율 스택 설계: EOT는 얇게, 누설은 작게

고유전율 물질

고유전율 층 두께 t_hk 계면층 SiO₂ t_IL

미션: EOT ≤ 1.0 nm이면서 누설 J_g ≤ 1 A/cm² (|V_G| ≈ 1 V)

EOT—

물리적 두께—

J_g (스택)—

같은 EOT의 SiO₂—

위 그림은 같은 축척으로 그린 실제 스택(왼쪽)과 같은 용량을 내는 SiO₂(오른쪽)이다. 아래 그래프는 누설 전류 대 EOT. 회색선이 SiO₂ 단일막, 실선이 지금 물질로 두께만 바꾼 경로다. ① HfO₂ 2.5~3 nm면 같은 EOT의 SiO₂보다 누설이 3~4자리 작다. ② 계면층이 EOT의 대부분을 차지한다. 0.8 nm면 고유전율 층이 아무리 좋아도 EOT < 0.8 nm는 불가능하다. ③ TiO₂는 k = 80이지만 전도대 오프셋이 거의 없어 쓸 수 없다. (WKB 직접 터널링 근사, SiO₂ 1.5 nm에서 ~10 A/cm²로 맞춘 교육용 모형)

절연막	k	E_g (eV)	ΔE_c to Si (eV)	비고
SiO₂	3.9	9	3.1	완벽한 계면(D_it ~10¹⁰), 열적 안정
Si₃N₄ / SiON	7~7.5	5.3	2.1	질소 첨가 SiON: 90~45 nm 세대 연장, 붕소 침투 방지
Al₂O₃	9	8.8	2.8	ALD 대표 물질, DRAM 커패시터·패시베이션
HfO₂ (HfSiON)	~22 (12~25)	5.8	1.5	2007년 45 nm HKMG부터 주력. 결정화·산소 공공 문제
ZrO₂	~25	5.8	1.4	DRAM 커패시터 (ZrO₂/Al₂O₃/ZrO₂)
La₂O₃	~30	6.0	2.3	흡습성. 소량 첨가로 nMOS 일함수(문턱) 조절
TiO₂	~80	3.5	~0	k는 크지만 누설이 커서 게이트 부적합

폴리 공핍과 양자 효과: 전기적 두께는 EOT보다 두껍다

반전 상태에서 측정한 용량으로 환산한 두께(CET, capacitance-equivalent thickness)는 EOT보다 0.6~0.8 nm 두껍다. 이유는 두 가지다.

① 폴리 공핍: 폴리실리콘 게이트도 반도체다. nMOS가 반전일 때 n⁺ 폴리의 산화막 쪽 면은 공핍되며, 도핑이 $10^{20}$ cm⁻³이어도 0.3~0.5 nm 두께의 공핍층이 직렬 용량으로 붙는다. 금속 게이트(HKMG)로 바꾼 두 번째 이유가 이것이다(첫째는 고유전율 막과 폴리의 페르미 준위 고정).

② 양자 효과: 반전층 전자는 삼각형 퍼텐셜 우물에 갇혀 에너지가 양자화된다. 가장 낮은 부띠의 파동 함수는 계면에서 0이고 약 1~2 nm 안쪽에 봉우리가 있으므로, 전하 중심이 계면에서 떨어져 $t_{ox}$에 $\approx \varepsilon_{ox}\bar{z}/\varepsilon_s$ (약 0.3~0.4 nm)가 더해진 효과를 낸다. 또 바닥 준위가 $E_c$ 위로 올라가 문턱 전압이 수십 mV 오른다.

그래서 $\text{CET}_{inv} \approx \text{EOT} + t_{\text{poly}} + t_{\text{QM}}$. 0.9 nm EOT 소자의 반전 CET는 약 1.3 nm다. 이 장의 고전적 계산은 이 효과들을 빼고 있다.

핵심 정리

평탄대 전압 $V_{fb} = \phi_{ms} - Q_{ox}/C_{ox}$에서 반도체 밴드가 평평하다. 게이트 전압은 $V_G = V_{fb} + \psi_s - Q_s/C_{ox}$로 산화막과 반도체에 나뉜다.
p-Si에서 $\psi_s < 0$ 축적, $0 < \psi_s < \phi_F$ 공핍, $\phi_F < \psi_s < 2\phi_F$ 약반전, $\psi_s > 2\phi_F$ 강반전. 강반전에서 $\psi_s$와 $W = W_{\max}$는 거의 고정되고 반전 전하 $\approx -C_{ox}(V_G - V_{th})$가 늘어난다.
$V_{th} = V_{fb} + 2\phi_F + \sqrt{2q\varepsilon_sN_A\,2\phi_F}/C_{ox}$. 게이트 일함수, 도핑, 산화막 두께, 산화막 전하가 손잡이다.
C–V: 축적 $C_{ox}$, 공핍에서 감소, 강반전에서 저주파는 $C_{ox}$로 회복, 고주파는 $C_{\min}$, 깊은 공핍은 더 떨어진다. 차이는 소수 캐리어의 응답 속도다.
$C_{\max}$ → $t_{ox}$, $C_{\min}$ → $W_{\max}$ → $N_A$, $C_{FB}$ → $V_{fb}$ → $Q_{ox}$. C–V 하나로 공정을 진단한다.
고정 전하는 평행 이동, 이동 이온은 BTS로 움직이는 평행 이동, 계면 트랩은 늘어짐(stretch-out)을 만든다.
SiO₂ 1.5 nm 아래는 직접 터널링 누설이 커서, 고유전율 막(HfO₂)으로 EOT를 줄이고 물리적 두께를 늘린다. 반전 CET는 폴리 공핍·양자 효과로 EOT보다 두껍다.

확인 퀴즈

p-Si(N_A = 10¹⁷ cm⁻³, n_i = 1.07×10¹⁰ cm⁻³)의 φ_F와, n⁺ 폴리 게이트의 φ_ms는 대략?

$\phi_F = 0.02585\ln(10^{17}/1.07\times10^{10}) = 0.415$ V. n⁺ 폴리의 $E_F$는 $E_c$에 있고 p-Si의 $E_F$는 $E_i$보다 $\phi_F$ 아래이므로 $\phi_{ms} = -(E_g/2q + \phi_F) \approx -0.98$ V.

p-Si MOS를 강반전에서 고주파(1 MHz)로 측정하면 C ≈ C_min이다. 이유로 가장 알맞은 것은?

직류 반전층은 있다. 하지만 소수 캐리어의 생성·재결합 시간(ms~s)이 신호 주기보다 훨씬 길어 교류 전하는 다수 캐리어가 공핍층 가장자리에서 담당한다. 그래서 $C = (1/C_{ox} + W_{\max}/\varepsilon_s)^{-1}$.

다른 조건은 같고 기판 도핑만 높이면 nMOS(p-Si, n⁺ 폴리)의 문턱 전압은?

$Q_{d,\max}/C_{ox} = \sqrt{2q\varepsilon_sN_A 2\phi_F}/C_{ox}$가 지배적으로 커진다. $\phi_{ms}$는 $-\phi_F$만큼 더 음이 되지만 $2\phi_F$와 공핍 항의 증가가 더 크다. 채널 도핑 주입으로 문턱을 맞추는 원리다.

t_ox = 10 nm(C_ox = 3.45×10⁻⁷ F/cm²)인 MOS의 Si 계면에 고정 전하 Q_f/q = 5×10¹¹ cm⁻²가 있다. V_fb 이동은?

$\Delta V_{fb} = -Q_f/C_{ox} = -(1.6\times10^{-19}\times5\times10^{11})/3.45\times10^{-7} = -0.23$ V. 양전하는 반도체 표면에 전자를 끌어당기는 것과 같으므로 곡선이 음의 방향으로 간다.

BTS에서 +BTS 후 C–V가 −0.5 V, −BTS 후 원래 위치로 돌아왔다. 이 거동의 원인과, 계면 트랩과의 차이를 옳게 말한 것은?

이동 이온은 고온·전계에서 산화막 속을 움직여 전하 중심이 바뀌므로 가역적인 평행 이동을 만든다. 계면 트랩 전하는 표면 전위에 따라 변하므로 곡선의 모양(기울기)을 바꾼다.

계면층 SiO₂ 0.5 nm 위에 HfO₂(k = 22) 3 nm를 올렸다. EOT는?

$\text{EOT} = 0.5 + 3\times3.9/22 = 0.5 + 0.53 = 1.03$ nm. 계면층이 EOT의 절반을 차지한다. 그래서 계면층을 얇게 만드는 '스캐빈징' 기술이 중요하다.

MOS 구조와 이상적 MOS

축적, 공핍, 반전

게이트 전압으로 밴드·전하·전기장 움직이기

표면 전위와 반도체 전하

문턱을 넘은 뒤 ψs는 얼마나 더 올라갈까?

문턱 전압

문턱 전압 폭포 그래프: 각 항이 얼마씩 기여하나

C–V 특성

C–V 스윕: 누가 교류 신호에 답하는가

C–V 곡선으로 소자 읽기

측정된 고주파 C–V에서 tox, NA, Vfb 맞히기

산화막 전하와 계면 트랩

BTS 실험: 이동 이온을 끌고 다니며 C–V 옮기기

고유전율 게이트와 EOT

고유전율 스택 설계: EOT는 얇게, 누설은 작게

핵심 정리

확인 퀴즈

문턱을 넘은 뒤 ψ_s는 얼마나 더 올라갈까?

측정된 고주파 C–V에서 t_ox, N_A, V_fb 맞히기